「clock」に関連した英語例文の一覧と使い方(493ページ目) - Weblio英語例文検索

Jump destination information at the time of changing an angle is described in the navigation pack, cell reproduction information specifying a reproduction order is described in program chain information, and a STC discontinuous flag indicating necessary/unnecessary of reset of a system time clock is described in cell category of cell reproduction information.例文帳に追加

ナビゲーション・パックには、アングル変更時における飛び先情報が記述され、プログラム・チェーン情報には、再生順序を特定するセル再生情報が記述され、セル再生情報のセル・カテゴリーには、システム・タイム・クロックの再設定の要否を示すＳＴＣ不連続フラグが記載される。 - 特許庁

To improve the synchronous pull-in speed of an PLL for generating a sampling clock to be used for the A/D conversion of a reproducing signal from an optical disk medium and to simultaneously obtain a binary output based on a PRML signal processing system and a binary output based on the other system.例文帳に追加

光ディスク媒体の再生信号をＡ／Ｄ変換する際に用いるサンプリングクロックを生成するＰＬＬの同期引込み速度を向上し、ＰＲＭＬ信号処理方式による２値化出力とこれ以外の方式による２値化出力とを同時に得られるようにする。 - 特許庁

A reception side apparatus R comprising a receiving section 5 having a primary PLL section 5a and obtaining the essential data, and a data using section 7 is provided with a demodulating section 8 for recovering the additional data Da from a received signal sync clock LRCK for data including the jitter, thus obtaining the additional data Da.例文帳に追加

そして、１次ＰＬＬ部５ａを有する本来のデータを得る受信部５と、データ使用部７からなる受信側機器Ｒに、受信されたジッターを含むデータ用信号同期クロックＬＲＣＫから付加データＤａに戻す復調部８を設けて付加データＤａを得る。 - 特許庁

In order to minimize the extent of circuitry that must be provided to distribute power consumption control signals, clock frequency control 26, 30, 70 or power-down commands 31, 67, 68 are utilized to modify controlled circuit component power consumption without actually controlling power supply circuits.例文帳に追加

電力消費制御信号の分配に必要な回路の範囲を最小にするために、クロック周波数制御２６，３０，７０や電力供給停止コマンド３１，６７，６８などにより、電源供給回路の実際の制御によることなく制御対象の回路構成部分を改変する。 - 特許庁

When the folding portable telephone 1 is opened, the current position is detected using the GPS function, the current time is detected using the clock function, the learning phrase data associated with the position and time thus detected is specified via the database, and the specified data is outputted.例文帳に追加

携帯電話機１が開かれると、ＧＰＳ機能を用いて現在の位置を検出すると共に、クロック機能を用いて現在の時間を検出し、検出した位置および時間に対応付けられた語句のデータをデータベースから特定し、特定したデータの出力処理を行う。 - 特許庁

Thumbnail data 43 automatically reduced and created from the image data 42 are stored, the thumbnail data 43 are specified as the link data of a folder icon representing the folder FL_1 in the image file GF_1 and the thumbnail of the clock tower 41 is displayed as the folder icon of the folder FL_1.例文帳に追加

画像ファイルＧＦ＿１には、画像データ４２から自動的に縮小作成されたサムネイルデータ４３が収納されるとともに、フォルダＦＬ＿１を表すフォルダアイコンのリンクデータとしてサムネイルデータ４３が指定され、フォルダＦＬ＿１のフォルダアイコンとして時計台４１のサムネイルが表示される。 - 特許庁

By the memory 3 of 2nd specification, a chip select signal CS of a 2nd activation control signal is activated at the effective timing, and the read or the write is executed by catching the testing address given to the partially shared address bus while operating by using the aforementioned testing clock as reference.例文帳に追加

第２の仕様のメモリ３は、第２の活性化制御信号チップセレクト信号ＣＳが有効のタイミングにおいて活性化され、前記と同じテスト用クロックを基準に動作して、一部共有のアドレスバスに与えられたテスト用アドレスをとらえてリードまたはライトを実行する。 - 特許庁

A second circuit of the test circuit is provided to each of the plurality of circuit blocks, receives the clock formed by the first circuit, and forms an internal control signal for switching a selector provided to an input part of a flip-flop circuit constituting a scan chain from the scan change side to the front stage logic side.例文帳に追加

テスト回路の第２回路は、上記複数の各回路ブロックに設けられ、上記第１回路で形成されたクロックを受けて、スキャンチェーンを構成するフリップフロップ回路の入力部に設けられたセレクタをスキャンチェーン側から前段論理側に切り替える内部制御信号を形成する。 - 特許庁

When inputting the optional attendance time and the clock-out time as a preset test mode, a summary of the calculation process and the calculation result such as the office hours in a prescribed time, overtime, midnight overtime is displayed to be confirmable the initial setting or the setting after changing the setting.例文帳に追加

設定テストモードとして任意の出勤時刻と退勤時刻を入力すると、所定時間内就業時間、残業時間、深夜残業時間などの計算プロセス及び計算結果の一覧が表示され、初期設定時或いは設定変更後の設定の確認ができる。 - 特許庁

An output current sensing circuit 3 monitors current outputted from an output driver 2, judges that the output driver is in a non-load state when output current is not more than a setting value and outputs a control signal indicating the stop of clock output to the output driver.例文帳に追加

出力電流感知回路３は、出力ドライバ２から出力される電流を監視しており、出力電流が設定値以下の時には、当該出力ドライバは無負荷状態であると判断し、出力ドライバに対してクロック出力の停止を指示する制御信号を出力する。 - 特許庁

When the own image processor is the master (Y in step S501), or when the master acquisition is successful (Y in step S503), the setting of the own image processor is taken as the master to clock the setting of a master of the own image processor (step S505), and synchronization/retrieval processing of data is started (on and after step S506).例文帳に追加

自画像処理装置がマスターであった場合（ステップＳ５０１のＹ）、あるいは、マスター獲得に成功したときは（ステップＳ５０３のＹ）、自画像処理装置の設定をマスターにして、自画像処理装置のマスターの設定をロックして（ステップＳ５０５）、データの同期・検索処理に入る（ステップＳ５０６以下）。 - 特許庁

This image processor is configured to prefetch the page description language of input data by a PDL prefetch part (40), and to check whether or not instructions necessary for processing by extended software modules (60, 61) are included in input data, and to execute clock switching processing based on the result.例文帳に追加

画像処理装置において、ＰＤＬプリフェッチ部（４０）により入力データのページ記述言語をプリフェッチし拡張ソフトウェアモジュール（６０，６１）での処理に必要な命令が入力データに含まれているかどうかを調べ、その結果を基に、クロック切替え処理を実行する。 - 特許庁

A power-supply wiring 51 supplying a clock buffer 13 with the power-supply voltage and the power-supply wirings 52 to 54 supplying other circuits 14 to 16 with the power-supply voltage are separated mutually in both the inside of a semiconductor integrated circuit SC and the inside of a semiconductor package SP.例文帳に追加

クロックバッファ１３に電源電圧を供給する電源配線５１と、その他の回路１４〜１６に電源電圧を供給する電源配線５２〜５４とは半導体集積回路ＳＣの内部及び半導体パッケージＳＰの内部の双方において相互に分離される。 - 特許庁

A method for controlling the semiconductor processing apparatus including: a controller; and at least one device to be controlled by the controller, which includes an interface for communicating with the device, the interface including an internal clock for measuring a time interval for communication.例文帳に追加

制御器、及び該制御器により制御される少なくともひとつのデバイスを含む半導体処理装置であって、該制御器は該デバイスと通信するためのインターフェイスを備え、該インターフェイスは通信用の時間インターバルを測定するための内部クロックを有するところの装置を制御する方法が与えられる。 - 特許庁

To provide a diagnostic device of an integrated circuit which simply imports to a MISR, results of such a low-speed logic part that a logic is not determined within 1 clock, when a failure detection test of an LSI is carried out at actual operating frequencies by using the MISR, and can detect a failure in the low-speed logic part.例文帳に追加

ＭＩＳＲを用いてＬＳＩの故障検出試験を実動作周波数で行う際に、１クロック以内で論理が決まらないような低速のロジック部の結果もＭＩＳＲに簡単に取込み、低速ロジック部の故障検出が可能な集積回路の故障診断装置を提供する。 - 特許庁

It also determines a second correction value, when the power supply to the device is cut, on the basis of a correction value for correcting the errors in frequency and the device outside temperature measured by an outside temperature sensor 4 for measuring the outside temperature of the device, and sets the value in a correcting means 1b of the real-time clock 1.例文帳に追加

また、装置電源を切断する際には、上記周波数誤差を補正するための補正値と、装置外の温度を測定する外部温度センサ４により測定される装置外温度に基づき第２の補正値を求めて、リアルタイムクロック１の補正手段１ｂに設定する。 - 特許庁

This analog clock 1 having the winding stem 2 and the clutch wheel 5 and having the winding stem 2 having the engaging part 6 for engaging with the clutch wheel 5, is constituted so that an inclined face 12 successively diametrally expanded over the rear end 11 from the tip 10 of the engaging part 5 is formed on an outside surface 8 of the engaging part 6.例文帳に追加

巻真２およびつづみ車５を備え、巻真２はつづみ車５と係合する係合部６をさらに備えてなるアナログ時計１において、係合部６の外面８に係合部５の先端１０から後端１１に及んで順次拡径された斜面１２が形成された構成とした。 - 特許庁

A second final-stage buffer 418 receives the first signal and provides a second signal having a second frequency and synchronizes the second signal with the first signal and propagates the synchronized second signal to at least one other clock mesh 416 of the apparatus.例文帳に追加

第２の最終段のバッファ４１８は、第１の信号を受け、第２の周波数を有する第２の信号を提供し、第２の信号を第１の信号と同期せしめ、同期処理後の第２の信号を本装置の少なくともひとつの別のクロックメッシュ４１６へ伝搬せしめる。 - 特許庁

Of vector elements contained in a first continuous area that is an area including the final vector element of first vector data outputted in a clock cycle 2 in which vector elements having the same address are continued, a one having the youngest element number is found and set as a heat element number.例文帳に追加

クロックサイクル１で出力された第１ベクトルデータの最後のベクトル要素を含み、同一のアドレスを持つベクトル要素が連続している領域である第１連続領域に含まれるベクトル要素のうち、要素番号が最若のものが見つけられ、先頭要素番号として設定される。 - 特許庁

A timing controller 2A branches image data inputted from a graphic controller 11A into a plurality of systems of data and supplies them to a source driver 3A via a plurality of data buses 6A, and also lowers a clock signal to ≤1/2 of the data rate of video data and outputs the signal.例文帳に追加

タイミングコントローラ２Ａは、グラフィックコントローラ１１Ａから入力する画像データを複数系統のデータに分岐して、複数のデータバス６Ａを介してソースドライバ３Ａに供給するとともに、クロック信号を映像データのデータレートの１／２以下に低下させて出力する。 - 特許庁

An asynchronous list 12 is generated by extracting all asynchronous parts from an RTL1 by an asynchronous extraction program 11, and a control task inserting part 20 generates a control card 21 for controlling a clock/delay control part 40 and inserts a control task inserted into the RTL1.例文帳に追加

非同期抽出プログラム１１により、ＲＴＬ１からすべての非同期箇所を抽出した非同期リスト１２を生成し、制御タスク挿入部２０により、クロック・遅延制御部４０を制御するコントロールカード２１を生成するとともにＲＴＬ１に制御タスクを挿入する。 - 特許庁

The function block 121 is inputted with a clock signal CLK and reset control signal RST-N, outputs a select signal sel to a select signal input end (s) of the selector 123, and outputs a gate signal gate to a gate input end G of the latch 124.例文帳に追加

機能ブロック１２１は，クロック信号ＣＬＫおよびリセット制御信号ＲＳＴ−Ｎが入力され，セレクタ１２３のセレクト信号入力端ｓに対してセレクト信号ｓｅｌを出力し，ラッチ１２４のゲート入力端Ｇに対してゲート信号ｇａｔｅを出力するように構成されている。 - 特許庁

The generator 20 driven by the mainspring 1a is controlled on a speed by the control circuit 56 using a crystal vibrator 51A or the like, even in the timer 100 using the mainspring 1a, high speed control accuracy equivalent to a quartz clock is obtained so that the time accuracy can be improved.例文帳に追加

また、ゼンマイ１ａで駆動される発電機２０を水晶振動子５１Ａ等を用いる制御回路５６で調速制御しているので、ゼンマイ１ａを用いたタイマー１００であっても、クオーツ時計並の高い調速精度が得られ、その時間精度を向上できる。 - 特許庁

The first circuit 12 outputs a signal selectively inputted by an input selector 11 as it is with a clock(CK) signal being 0, and holds and outputs a signal selectively inputted by the selector 11 at a leading edge of the CK signal with this signal being 1.例文帳に追加

第１の回路１２は、クロック（ＣＫ）信号が０である間は入力セレクタ１１により選択入力された信号をそのまま出力し、ＣＫ信号が１である間は該ＣＫ信号の立ち上がり時点における入力セレクタ１１の選択入力信号を保持出力する。 - 特許庁

Time of the documents is certified by receiving and storing by the information equipment from the time certification server time certification data enabling to certify that the present time set in a clock device of the information equipment is correctly set and by adding the time certification data to the document prepared on the information equipment by a user of the information equipment.例文帳に追加

情報機器の時計装置に設定された現在時刻が正しく設定されていることを証明できる時刻証明データを時刻証明サーバから情報機器が受信、記憶し、情報機器の使用者が前記情報機器上で作成した文書に時刻証明データを追加することで、文書の時刻証明を行う。 - 特許庁

Each of communication units 233 in a 1st communication system 230 is configured respectively to make accessed a data transmission line 231 in a specific timing period that is synchronously with a common system clock between the communication equipments 233 and that is set to each communication equipments 233 in the case of data transmission.例文帳に追加

第１の通信システム２３０において、複数の通信装置２３３の各々は、データ送信の際に、各通信装置２３３間で共通のシステムクロックに同期した各通信装置２３３毎に設定される固有のタイミング周期をもってデータ伝送路２３１に対してそれぞれアクセスする如く構成されている。 - 特許庁

The camera module 16 sends out the image-processed data one after another as image data for each pixel to the controller 12 over a camera data bus according to a clock 18 of 22.5 MHz fed from the controller 12, and an LCD display 13 displays one frame of image data sent out in an Idle + TX slot section.例文帳に追加

画像処理されたデータは、制御部１２から供給される２２．５ＭＨｚのクロック１８により１ピクセル単位の画像データとして、カメラデータバスを介してカメラモジュール１６から制御部１２に順次送出され、Ｉｄｌｅ＋ＴＸスロット区間で１フレーム分の画像データが送出されてＬＣＤ表示部１３に表示される。 - 特許庁

To provide a signal transmitting device, transmitter, and receiver, capable of simplifying circuit configuration in comparison with a type which performs transmission via one optical fiber, when transmitting red, green and blue video signals of DVI (digital visual interface) Standards, the clock signals thereof, and other low-speed signals different from the video signals via optical fibers.例文帳に追加

ＤＶＩ規格の赤、緑、青の映像信号およびそのクロック信号並びに映像信号とは別の低速の信号を光ファイバを介して伝送する場合に、１本の光ファイバにより伝送するものに比べ回路構成を簡単にすることができる信号伝送装置、送信器および受信器を提供する。 - 特許庁

An ACS circuit is provided with a subtractor circuit, an alarm signal is given to the subtractor circuit when a main comparator circuit detects that each path metric is a predetermined threshold or larger, and each ACS circuit subtracts a predetermined decreased value from the path metric, on the basis of the alarm signal to conduct subtractor processing in the clock of the same ACS processing.例文帳に追加

ＡＣＳ回路内に減算回路を設け、主の比較回路で各パスメトリックが予め定めたしきい値以上であったら警告信号を出力し、各ＡＣＳ回路では警告信号を基にパスメトリックから予め定めた減算値を減じることにより同じＡＣＳ処理のクロック内で減算処理を行う。 - 特許庁

A command circuit I comprises a first counter 54 for updating the counter value in a cycle for updating of an internal clock output from an oscillation circuit 53 and a register 55 for storing the counter value of the first counter 54 when the signal level of a reset signal Re (or a fraudulence reset signal Re1) is transferred to a different state.例文帳に追加

指示回路Ｉは、発振回路５３が出力する内部クロックの更新周期毎にカウンタ値を更新する第１カウンタ５４と、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）の信号レベルが異なる状態に遷移したときに第１カウンタ５４のカウンタ値を記憶するレジスタ５５を備える。 - 特許庁

To provide a liquid crystal driving device in which frequency of the shift clock of a scanning driver is reduced while displaying a black strip region that is set for displaying a wide image on a liquid crystal display panel and which has reduced size (integrated) and saved power consumption and a method for driving the device.例文帳に追加

液晶表示パネルにワイド画像の表示に伴って設定される黒帯領域を表示する場合に、走査ドライバのシフトクロックの周波数を低減し、もって、装置規模の小型化（集積化）および消費電力の低減を図ることができる液晶駆動装置およびその駆動方法を提供する。 - 特許庁

When the equipment is switched from the standby state to the normal state, the microcomputer power circuit operation mode switching signal XSTBY121 is outputted in the sublock operation state to switch the power source operation circuit mode to a large-current mode, and then the master clock 131 begins to be supplied, so that the normal state is entered.例文帳に追加

また、待機状態から通常状態へ移行する場合は、サブクロック動作状態でマイコン電源回路動作モード切替え信号ＸＳＴＢＹ１２１を出力して電源動作回路モードを大電流モードへ切替え、その後、マスタークロック１３１の供給を開始して通常状態へ移行する。 - 特許庁

The oscillation suspension detector circuit includes a charge pump for charging electron charge by using a clock signal generated, based on the oscillations of the oscillator circuit; a capacitor disposed between the output node of the charge pump and the second power supply node; and a buffer circuit for outputting a detection result based on the voltage potential of the output node.例文帳に追加

発振停止検出回路は、発振回路の発振に基づいて生成されたクロック信号を用いて、電荷を充電するためのチャージポンプと、チャージポンプの出力ノードと前記第２の電源供給ノードとの間に配置されたキャパシタと、出力ノードの電位に基づいて検出結果を出力するバッファ回路と、を備える。 - 特許庁

The 2-input 2-output clocked CMOPS inverter is an inverter where P-MOS and N-MOS transistors(TRs) 23, 24 that are simultaneously turned on/off synchronously with biphase clock pulses that are inverted from each other are connected between two bias sources and a circuit consisting of parallel connection of CMOS inverters 21, 22.例文帳に追加

この２入力２出力クロックドＣＭＯＳインバータは、互いに逆相関係にあるクロックパルスにより同時にＯＮ／ＯＦＦするＰ−ＭＯＳ，Ｎ−ＭＯＳトランジスタ２３，２４を、それぞれ、ＣＭＯＳインバータ２１，２２を並列接続してなる回路と２つのバイアス源との間に、接続してなるインバータである。 - 特許庁

The phase synchronization circuit 3 is provided with a reset pulse circuit 11 and a frequency divider circuit 12, and the reset pulse circuit 11 receives one data signal B2 among data signals B synchronously with a 1st clock signal A outputted from the data transmitter 1 and used for a reference and outputs a reset pulse D to the frequency divider circuit.例文帳に追加

位相同期回路３にリセットパルス回路１１と分周回路１２とを設け、リセットパルス発生回路１１でデータ送信装置１が出力する基準となる第１のクロック信号Ａに同期した複数のデータ信号Ｂの１つＢ２を受信して分周回路にリセットパルスＤを出力する。 - 特許庁

Thus one frame memory is used, to be able to store two frames of data by using the frame memory and a DDR SDRAM and adjusting the number of bits of inputted image data and a clock frequency, so that the mounting area, occupied by the frame memory and the cost price, can be reduced.例文帳に追加

本発明によれば、フレームメモリとしてDDR SDRAMを使用して、入力される映像データのビット数及びクロック周波数を調整することによって、一つのフレームメモリを使用して２フレームのデータを記憶することができ、これにより、フレームメモリが占める実装面積を減少させることができ、さらに原価も節減することができる。 - 特許庁

To provide a semiconductor laser drive apparatus in which current applied to a semiconductor laser is optimally corrected depending on respective conditions such as a pixel clock in an image forming device and semiconductor laser light amount with a simple configuration, so as to make up for oscillation delay of the semiconductor laser, and to obtain an output waveform suppressing rounding thereof.例文帳に追加

半導体レーザに印加する電流を、画像形成装置の画素クロックや、半導体レーザ光量の条件ごとに最適な補正を簡単な構成で行うことにより、半導体レーザの発振遅延を補い、且つ、鈍りを抑制した出力波形が得られる半導体レーザ駆動装置を提供すること。 - 特許庁

Two long and short hands on the dial of a clock are eliminated, respective graduations on the dial are set to be in a keyboard type, long and short keyboards are used, four short keyboards are pinched by long keyboards, three colored electric bulbs are put into the long keyboard, and hours and minutes are expressed where they are lit.例文帳に追加

時計の文字盤上の長短２本の針を無くし、文字盤上の目盛り一つ一つを鍵盤式にし、鍵盤の長短を使用し、長い鍵盤の間に四本短い鍵盤を挟み、長い鍵盤の中に色分けした三個の電球を入れ、それらが点灯した処で時間と、分を表現する。 - 特許庁

To provide an input circuit which uses a small amplitude differential signal interface and does not prevent acceleration while leaving the center voltage of an input signal and the allowable fluctuation range of a power supply voltage wide to some extent by eliminating the difference between the rise delay and the fall delay of clock signals.例文帳に追加

小振幅差動信号インターフェースを用いた入力回路において、クロック信号の立上り遅延と立下り遅延の差異をなくし、入力信号の中心電圧や電源電圧の許容変動範囲をある程度広くしたまま高速化を阻害しない入力回路を提供することにある。 - 特許庁

Control is thus performed to properly vary the frequency of a reception-side decoding clock DCK even when the line uses a network where the variance in packet delay is always large and the data amount does not show a normal distribution, thereby evading an overflow and an underflow of the reception-side buffer 114.例文帳に追加

このように制御することで、パケット遅延のばらつきが常時大きくてデータ量が正規分布を示さないネットワークを利用する回線の場合であっても、受信側の復号クロックＤＣＫの周波数を適切に変化させることができ、受信側のバッファ１１４におけるオーバーフローやアンダーフローが回避される。 - 特許庁

The selecting part 123 estimates power consumption required for detecting the target frames, based on the start time calculated by the first and second timer count arithmetic parts 121 and 122, and selects the start time capable of reducing the power consumption, and controls operation clock and power supply in battery saving, based on the selected start time.例文帳に追加

選択部１２３は、第１及び第２のタイマーカウント演算部１２１，１２２の演算した起動時間に対して、目的とするフレームを検知するに要する消費電力を推定し、この消費電力の少ない起動時間を選択し、選択された起動時間に基づき、バッテリーセービングにおける動作クロック、電力供給を制御する。 - 特許庁

Each control bock to be monitored operates monitor information collection processing based on monitor control data transmitted by a monitor control bock 30 for operating monitor control, and returns monitor information being the result of monitor as response data synchronously with a transmission clock received from the monitor control block 30.例文帳に追加

各被監視制御ブロックでは、監視制御ブロック３０が監視制御を行うために送信した監視制御データに基づいて監視情報収集処理を行うとともに、その監視結果である監視情報をレスポンスデータとして監視制御ブロック３０から受信した送信クロックに同期して返信する。 - 特許庁

This active matrix type display device and a projection type display device has such a constitution that a video signal line 7 and a clock signal line 13 in a source driving circuit 5 can input signals from both sides of a signal line 2 side of the first arrangement position and a signal line 2 side of the last arrangement position.例文帳に追加

本発明に係るアクティブマトリクス型表示装置および投射型表示装置においては、映像信号線７およびソース駆動回路５内のクロック信号線１３が、最初の配設位置の信号線２側と最後の配設位置の信号線２側の両方から信号を入力できる構成となっている。 - 特許庁

To provide a Co-based metallic glass alloy which can exist stably as metallic glass and can exhibit excellent magnetic properties in a region from low frequency to high frequency, a high-performance magnetic core composed of the Co-based metallic glass alloy, a high-performance electromagnetic transducer having the magnetic core and a clock.例文帳に追加

金属ガラスとして安定的に存在することができ、低い周波数から高い周波数において優れた磁気特性を示すことができるＣｏ基金属ガラス合金、かかるＣｏ基金属ガラス合金で構成された高性能の磁心、および、この磁心を備えた高性能の電磁変換機および時計を提供すること。 - 特許庁

In a stability decision circuit, the drive current of a unit gate circuit constituting the ring oscillator of a voltage controlled oscillator for the PLL circuit is compared with a prescribed reference current, and a stability decision output signal which decides the stability of the clock output signal generated by the PLL circuit is generated.例文帳に追加

安定度判定回路は、ＰＬＬ回路の電圧制御発振器のリングオシレータを構成する単位ゲート回路の駆動電流値と所定の基準電流値とを比較し、ＰＬＬ回路により生成されるクロック出力信号の安定度を判定するための安定度判定出力信号を生成する。 - 特許庁