「clock」に関連した英語例文の一覧と使い方(491ページ目) - Weblio英語例文検索

The method for predicting biorhythm of an individual to be tested includes measuring amounts of expression of two clock genes having different phases of circadian cycle of change in the amount of expression with regard to biological samples collected from an individual to be tested three times within 24 hours and predicting the biorhythm of the individual to be tested on the basis of obtained data of time series amount of expression.例文帳に追加

被検個体から24時間以内に3回採取した生体試料について、発現量変化の概日周期の位相が異なる2つの時計遺伝子の発現量を測定し、得られた時系列発現量データに基づいて、被検個体の生体リズムを予測する方法を提供する。 - 特許庁

In forward shift operation, a unit register circuit in an (n+4)th-stage corresponding to a tail stage of the bidirectional shift register outputs a pulse G(n+4) in synchronism with a clock pulse V(n+4) input to the unit register circuit in the (n+4)th stage when a reference point N1 is at H level.例文帳に追加

順シフト動作において、双方向シフトレジスタの後尾段に当たる第（ｎ＋４）段の単位レジスタ回路は、基準点Ｎ１がＨレベルのとき、第（ｎ＋４）段の単位レジスタ回路に入力されるクロックパルスＶ（ｎ＋４）に同期してパルスＧ（ｎ＋４）を出力する。 - 特許庁

Then when the clock signal CLK 2 changes to an H level, since the transmission gates S1, S2 are in a cut-off state and the transmission gate S3 is in a conductive state, the electric charges stored in the capacitors C1, C2 are both decreased to VDD 1×C_C1×C_C2/(C_C1+C_C2).例文帳に追加

次に、クロック信号ＣＬＫ２がＨレベルに変化した場合には、トランスミッションゲートＳ１，Ｓ２は遮断状態となり、トランスミッションゲートＳ３は導通状態となるので、容量Ｃ１，Ｃ２に貯められる電荷もいずれもＶＤＤ１×Ｃ_Ｃ１×Ｃ_Ｃ２／（Ｃ_Ｃ１＋Ｃ_Ｃ２）に減少する。 - 特許庁

The three dimensions of the general space are surveyed by the utilization of a GPS and an aerial advertizing balloon and the time of 4-dimensional portions is measured by an atomic clock at the top, bottom, right, left, etc., of the space and the time-space map generation software of the general space is created by processing with a computer on the basis of these numerical values.例文帳に追加

一般空間の３次元はＧＰＳと空中アドバルーンの利用で測量し４次元部分の時間は原子時計でその空間の上下左右等で計りこれらの数値をもとにコンピューターを用いて処理して一般空間の時空地図作成ソフトウェアを作ることを可能とする。 - 特許庁

On a first surface 3A of a lower side chip 3 out of stacked chips 3 and 4, a wooden clock tooth-like spacer 6 constituted of two sub-spacers 6A and 6B formed of polyimide or the like is arranged to form a constant space between the first surface 3A of the lower side chip 3 and a second surface 4B of the upper side chip 4.例文帳に追加

積層チップ３，４の下層側チップ３の第１の面３Ａに、ポリイミド等で形成される２本のサブスペーサ６Ａ，６Ｂからからなる下駄歯状のスペーサー６を配置し、下層側チップ３の第２の面３Ａと上層側チップ４の第２の面４Ｂの間に一定の隙間を設ける。 - 特許庁

To secure sufficient margin for these time and to shorten an access time without increasing chip size even in an internal access time when various input signals are inputted in a system clock with the prescribed setup and hold time.例文帳に追加

システムクロックに対し、各種入力信号をある所定のセットアップおよびホールド時間をもって入力する場合にこれらの時間に対し十分なマージンを確保するとともに内部アクセス時間においてもチップサイズの増大を招くことなくアクセス時間の高速化を可能とする。 - 特許庁

Then, one bit-clock signal most suitable for strobing a binary signal waveform whose strobing timing is shifted by the fluctuation of the group delay time is selected from the group of the plurality of bit clocks having shifted phases and a processing for strobing data is successively performed by using it.例文帳に追加

そして群遅延時間の変動によりストローブタイミングがずれた２値化信号波形をストローブするのに最も適したビットクロック信号をこれら複数の位相をずらしたビットクロック群の中から１つ選択し、これを用いてデータストローブする処理を逐次行うようにした。 - 特許庁

To solve the problems that a signal transmitted from an interrogator to a responder becomes a data string of a complicated configuration that simultaneously includes both data and clock components if an operation of the responder becomes complicated, and that a controlling method also becomes complicated if the control circuit of the interrogator becomes complicated.例文帳に追加

応答器の動作が複雑になると質問器から応答器に対して送信する信号がデータとクロックの両方の成分を同時に含む複雑な構成のデータ列になり、質問器の制御回路が幅雑になると同時に制御方法もまた複雑になる問題ある。 - 特許庁

Through this correction, cycles of an image PWM signal corresponding to the specified number of pixels are extended by extending cycles of the image clock signal respectively corresponding to the prescribed number of pixels on the scanning line in the main scanning direction by the laser light of the laser diode 43A.例文帳に追加

この補正では、レーザダイオード４３Ａのレーザ光による主走査方向の走査ライン上における所定数の画素にそれぞれ対応する画像クロック信号の周期を伸長することによって、所定数の画素に対応する画像ＰＷＭ信号の周期を伸長する。 - 特許庁

Video data for an area is obtained that is variable consecutively between a range where the entire effective range of CCD imaging device 1 is captured and a range of effective number of pixels by reading signals recorded in the dual port line memory 6 consecutively in synchronism with video clock.例文帳に追加

デュアルポートラインメモリ６に記録された信号を、ビデオクロックに同期して連続的に読み出すことで、ＣＣＤ撮像素子１の有効範囲を全て取り込んだ範囲から、ビデオ信号の有効画素数の範囲までの間で連続的に可変する領域の映像データを得る。 - 特許庁

In the second demodulation circuit 20A, an XOR circuit 201 multiplies a branched signal by the demodulated signal of the high-speed side digital baseband signal, a lowpass filter 202 eliminates high frequency components, and clock data reproduction circuit 203 shapes a waveform to thereby demodulate the low-speed side digital baseband signal.例文帳に追加

第２の復調回路２０Ａでは、分岐した信号と高速側デジタルベースバンド信号の復調信号をＸＯＲ回路２０１で掛け算し、ローパスフィルタ２０２で高周波成分を取り除き、クロックデータ再生回路２０３で波形整形することで、低速側デジタルベースバンド信号を復調する。 - 特許庁

The differential signal output device includes a common mode signal generation circuit for generating the common mode signals corresponding to clock signals, outputting them to the first transmission terminal and the second transmission terminal, and controlling the slew rate of the common mode signals corresponding to control signals.例文帳に追加

差動信号出力装置は、クロック信号に応じて前記コモンモード信号を生成し前記第１の送信端子および前記第２の送信端子に出力し、且つ、制御信号に応じて前記コモンモード信号のスルーレートを制御するコモンモード信号生成回路を備える。 - 特許庁

The multifunctional microcontroller includes execution situation modules for multifunctional microcontroller programs, and the execution situation modules for different microcontroller programs are mutually executed at different timings under the same clock, so that the plurality of microcontrollers are simultaneously and independently operated in parallel.例文帳に追加

多機能マイクロコントローラーの構造は、多機能マイクロコントローラープログラムの実行状況モジュールを含み、同一のクロック下で、異なるマイクロコントローラープログラムの実行状況モジュールが異なるタイミングで相互に実行され、複数のマイクロコントローラーが同時に並行して独立して操作されるものである。 - 特許庁

On March 17, Yoshinoya announced to start round-the clock gyudon sales for the first time in four years and a month because it was successful to expand the supply source of US beef, a main ingredient of the gyudon, and became capable of securing the quantity of beef required for regularly offering 24-hours serving at about 1040 outlets nationwide.. 例文帳に追加

吉野家は牛丼の主原材料となる米国産牛肉の調達先開拓がすすみ、終日営業に必要な量の確保が可能となったことにより、全国の吉野家約1040店で牛丼の常時24時間販売を約4年1ヶ月ぶりに再開すると3月17日発表。 - Wikipedia日英京都関連文書対訳コーパス

To provide a method and apparatus for minimizing information to be transmitted between cryptographic systems by allowing a transmitting cryptographic system to transfer partial real time clock (RTC) information P_A and a receiving cryptographic system to restore entire RTC information T_A and a right NONCE value N therefrom.例文帳に追加

送信暗号システムにおいて受信暗号システムが伝送されたＲＴＣ部分情報Ｐ_Ａから全体情報Ｔ_Ａと正しいノンス値Ｎを復旧できるようにすることによって、暗号システム間の伝送情報を最小化する方法及び装置を提供する。 - 特許庁

To provide an electronic circuit capable of highly accurately maintaining phase relations between two or more clocks by preventing a loss of the phase relations due to a change of the amount of a delay for every clock by a load of a selector output stage or the like when inserting a scan selector, for making a scan circuit.例文帳に追加

２種類以上のクロック間の位相関係が高精度に保たなければならない電子回路に対して、スキャン回路化のためにスキャンセレクタを挿入すると、セレクタ出力段の負荷等により、クロック毎に遅延量が変化し、位相関係がくずれてしまうことになる。 - 特許庁

A decoded image signal VD and the digitized analog image signal SAD' are supplied to a synthesizing circuit 15 and when switching reception digital broadcasting reception to analog broadcasting reception, under the control of a control circuit 7, the frequency of the reference clock ϕD is fixed to a value just before switching.例文帳に追加

復号画像信号Ｖ_Dとデジタル化アナログ画像信号Ｓ_AD’とは合成回路１５に供給されるが、デジタル放送の受信からアナログ放送の受信に切り替わるとき、制御回路７の制御により、基準クロックφ_D の周波数が切り替え直前の値に固定される。 - 特許庁

To provide a voice decoding device which can suppress deterioration in voice quality, specially, generation of a click sound by sample insertion/extraction processing as much as possible even in case of a failure in clock synchronization between transmission and reception sides, and can easily realize long-time transmission of a continuous voice.例文帳に追加

送受信側でクロック同期がとれない場合であっても、音声品質の劣化、特にサンプル挿抜処理によるクリック音の発生を極力抑えることができ、且つ長時間の連続音声の伝送を簡便に実現することができる音声復号装置を提供する。 - 特許庁

In this data recording device 1, a control means 6 controls a recording means such that the recording means records the timestamp information generated by a clock means into a file name associated to the file related to the data to be recorded when the data are recorded, in addition to the data to be recorded.例文帳に追加

データ記録装置１において、記録手段が、記録すべきデータに加えて、当該記録すべきデータに係るファイルに対応付けられるファイルネームにデータが記録される際にクロック手段が生成するタイムスタンプ情報を記録するように、制御手段６が制御を行うように構成した。 - 特許庁

The CPU 16 of the MMR 1 and an SQC 5 checks received data of MMRs received from a transmission line in order, checks the operation bit when the clock still has a last value and there is MMR with communication abnormality, and decides that the MMR is in a trip state when the operation bit is OFF.例文帳に追加

ＭＭＲ１やＳＱＣ５のＣＰＵ１６は、伝送線４から受信した各ＭＭＲの受信データを順次チエックし、クロックビットが前回値のままの通信異常のＭＭＲが存在するとき、その稼動ビットをチエックし、稼動ビットがＯＦＦであれば当該ＭＭＲがトリップ状態と判定する。 - 特許庁

A relish term residual day calculation part 13 compares relish term data of the sale commodity detected by the relish term detection part 11 with present data counted by a clock function part 12 to calculate the number of days to the term of relish ((the term of relish)-(the present data)) of each commodity.例文帳に追加

賞味期限残日数計算部１３は、上記賞味期限検出部１１で検出した販売商品の賞味期限データと、上記時計機能部１２で計時した現在日時データとを比較して、各商品の賞味期限までの残日数（賞味期限−現在日時）を計算する。 - 特許庁

Then, by exclusive OR circuits 24 and 25 and a masking circuit 28, the phase information of the sampling clock 102 is extracted from the relation of the polarity of the data of the intermediate point and the polarity of the data of an original sampling point and outputted through an LPF 30 to a VCO 40 as an APC voltage 103.例文帳に追加

そして、排他的論理和回路２４、２５、マスク回路２８により、その中間点のデータの極性と元のサンプリング点のデータの極性の関係からサンプリングクロック１０２の位相情報を抽出しＬＰＦ３０を介してＡＰＣ電圧１０３としてＶＣＯ４０に出力する。 - 特許庁

The pulse generator generates a number of pulses set by: counting a time base clock 1 with a binary counter 2 of such a bit count that a required resolution can be obtained; carrying out logic operation from count position information in one cycle; and computing a proper pulse generation position.例文帳に追加

この改善策として、基準発振クロックを必要な分解能が得られるビット数の２進カウンタでカウントし、１サイクル中のカウント位置情報から論理演算し、適正なパルス発生位置を計算することによって設定されたパルス数を発生するパルス発生装置とした。 - 特許庁

A clock signal or symbol that is sent while being superimposed on a digital modulation signal is detected or an eye pattern of a reception signal is detected in place of or together with conventional RSSI (Received Signal Strength Indicator) detection or noise detection, so that presence/absence of an incoming signal is determined.例文帳に追加

従来のＲＳＳＩ検出やノイズ検出に代えて、又はそれらと併用して、デジタル変調信号に重畳して送られるクロック信号、シンボルを検出することによって、又は受信信号のアイパターンを検出することによって、着信信号の有無を判定する。 - 特許庁

In the imaging apparatus for imaging with the use of the plurality of laser beams, a VDO2 as a part of an image data signal is delayed so that an emission timing difference of laser beams at an image write position does not become an integral multiple of an image clock period (with reference to S117).例文帳に追加

複数のレーザビームを用いて画像形成する画像形成装置において、画像書き出し位置における各レーザビームの発光タイミングの差が、画像クロックの周期の整数倍にならないように、画像データ信号の一部であるＶＤＯ２を遅延させる（Ｓ１１７参照）。 - 特許庁

The radio timepiece 1 is comprised of a metallic dial plate 20 equipped with an aperture 22 and a receiving antenna 51 receiving the standard wave including clock time data which is arranged in a case 10 at the position behind the aperture 22 of dial plate 20, facing to the aperture 22 substantially.例文帳に追加

電波時計１は、開口部２２を備えた金属製文字板２０と、時刻データを含む標準電波を受信する受信アンテナ５１であって、文字板２０の開口部２２の背後で且つ該開口部２２に実質的に対面する位置においてケース１０内に配置されたものとを有する。 - 特許庁

A count of an output clock RCK (=R13) is reflected on the frequency control data CD1 to CD12(c) and a correction delay time being a time required until the new frequency control data are produced is a time for one period of the reference signal PREF.例文帳に追加

そのため、出力クロックＲＣＫ（＝Ｒ１３）をカウントしてから、そのカウント値が周波数制御データＣＤ１〜ＣＤ１２（ｃ）に反映され、新たな周波数制御データが生成されるまでに要する時間である補正遅延時間ｔは、基準信号ＰＲＥＦの１周期分の時間になる。 - 特許庁

A clock reproducing circuit includes a gate circuit for detecting the edge of a pulse of an input data signal, a voltage controlled oscillator including a ring oscillator function based on the edge detected by the gate circuit, and a band-pass filter for suppressing phase noise in an output signal of the voltage controlled oscillator.例文帳に追加

入力データ信号のパルスのエッジを検出するゲート回路と、ゲート回路で検出したエッジを基にしたリングオシレータ機能を有する電圧制御発振回路と、電圧制御発振回路の出力信号の位相雑音を抑圧する帯域通過フィルタとを有する。 - 特許庁

The electronic clock with built-in antenna comprises: an armored case 9, having a casing 91 and a back cover 93; an antenna 21 for receiving external radio information; a reception means; and a module 94 stored in the armored case 9 while the antenna 21 and a reception means are arranged inside.例文帳に追加

アンテナ内蔵式電子時計は、ケーシング９１および裏蓋９３を有する外装ケース９と、外部無線情報を受信するアンテナ２１と、受信手段と、アンテナ２１および受信手段が内部に配置されて外装ケース９内に収納されているモジュール９４とを備える。 - 特許庁

When a built-in clock in an endoscope time management part 17 holds a reference time in this case, when starting the ultrasonic image processor 30, an ultrasonic time management part 36 transmits a request for obtaining reference time to the endoscope time management part 17 via communication interfaces 37 and 19.例文帳に追加

このとき、内視鏡時刻管理部１７の内蔵時計が基準時刻を保持している場合、超音波画像処理装置３０の起動時に、超音波時刻管理部３６は、通信インターフェイス３７、１９を経由して、内視鏡時刻管理部１７に対して基準時刻の取得要求を送信する。 - 特許庁

By restraining the number of times the switching control signals, having the second pulse width, appear during the one control cycle Tc, the precision of the output voltage is increased equivalently, thereby allowing the switching power supply to be controlled more precisely without increasing the clock frequency fs.例文帳に追加

１制御周期内Ｔｃにおいて第２のパルス幅をもつスイッチング制御信号の出現回数を制御することにより等価的に出力電圧精度が高められることから、クロック周波数ｆｓを高めることなく、より高精度にスイッチング電源装置を制御することが可能となる。 - 特許庁

In this data processor (VUPU) 10 having an exclusive data processing unit (VU) 1 and a general data processing unit (PU) 2, an operation clock signal MCLK of PU 2 is stopped by a weight signal VUMAITC supplied from VU 1, whereby PU 2 is laid in a pausing state.例文帳に追加

専用データ処理ユニット（ＶＵ）１と汎用データ処理ユニット（ＰＵ）２とを有するデータ処理装置（ＶＵＰＵ）１０において、ＰＵ２の動作クロック信号ＭＣＬＫをＶＵ１から供給されるウェイト信号ＶＵＷＡＩＴＣにより停止することにより、ＰＵ２を休止状態にする。 - 特許庁

By supplying a signal successively to the flip flops 16-19 by a clock signal (CLK), and on-driving a corresponding transistor, a CONNECT signal is supplied to a CPU 15 for recognizing the option paper feeding part connected with the printer device main body.例文帳に追加

そして、クロック信号（ＣＬＫ）によって順次フリップフロップ１６〜１９に信号を供給し、対応するトランジスタをオン駆動することによって、ＣＰＵ１５にＣＯＮＮＥＣＴ信号を供給し、プリンタ装置本体に接続されたオプション給紙部を認識する構成である。 - 特許庁

A writing control section 106 generates a writing clock for modulating a laser light emitted by a laser diode (LD) 101 and adjusts a main scanning magnification which is a scanning magnification in the main scanning direction of an image or a sub-scanning magnification which is a scanning magnification in the sub-scanning direction.例文帳に追加

書込制御部１０６は、レーザダイオード（ＬＤ）１０１より発生されるレーザ光を変調するための書込クロックを発生し、また画像の主走査方向の走査倍率である主走査倍率または副走査方向の走査倍率である副走査倍率を調整する。 - 特許庁

Furthermore, the phase difference of a sampling clock is compared by a phase comparison circuit 604 by a timing control section 60, and a second timing signal T2, when addition processing is made from a timing generation circuit 606 is supplied to each of processing circuits 402-40n for addition processings.例文帳に追加

さらに、サンプリングクロックの位相差をタイミング制御部６０の位相比較回路６０４において比較し、タイミング生成回路６０６から加算処理する際の第２のタイミング信号Ｔ２がそれぞれの処理回路４０２〜４０ｎの加算処理回路４１４に供給されて加算処理される。 - 特許庁

Since, while at least one false is contained in output bits of a counter 1 for counting the number of basic clock signals between outputs of an encoder, the output of a NAND circuit 4 is false and the results are looped back to an AND circuit 5, the counter 1 is incremented.例文帳に追加

エンコーダ出力間における基本クロック信号数をカウントするカウンタ１の出力ビットのうち、少なくとも１つの偽が含まれている間は、否定積回路４の出力は真となり、クロック信号とともに論理積回路５にループバックされるため、カウンタ１はインクリメントされていく。 - 特許庁

An adaptive equalizer for use in a serial communication link uses timing information, generated by the phase detector of a clock and data recovery circuit of the serial communication link and a frequency pattern of the recovered data, to decide whether the data received in the serial communication link are over-equalized or under-equalized.例文帳に追加

シリアル通信リンクに使用する適応等化器システムは、そのリンクのクロック・データ再生回路の位相検出器及び再生データの周波パターンで生成されるタイミング情報を使用し、シリアル通信リンクで受信するデータが、過剰等化又は過少等化であるかを判断する。 - 特許庁

To provide a portable telephone set in which clock/calendar information can be displayed on a displaying part even when a communication function can not be used by turning off the power source of only a radio part when a user turns off the owe source, and a technique about its power source control method.例文帳に追加

使用者による電源ＯＦＦの操作に対して、無線部のみ電源をＯＦＦすることにより、通信機能が利用できない場合でも表示部に時計・カレンダー情報を表示させることができる携帯電話機及びその電源制御方法に関する技術を提供する点にある。 - 特許庁

A master apparatus 100 calculates a main clock frequency, generated by a transmission source slave apparatus 200 of a received signal Rx_M, on the basis of the received signal Rx_M received from the slave apparatus 200 and generates a carrier adjustment signal Creg on the basis of the frequency fcs.例文帳に追加

マスタ装置１００は、スレーブ装置２００から受信した受信信号Ｒｘ_Ｍに基づいて、その受信信号Ｒｘ_Ｍの送信元スレーブ装置２００が生成しているメインクロック周波数を算出し、その周波数ｆｃｓに基づいてキャリア調整信号Ｃｒｅｇを生成する。 - 特許庁

A master station output part 135 outputs serial pulse-like voltage signals to a data signal line by setting a power supply voltage Vx in the latter half of one cycle of a clock and setting the voltage level Vx/2 or pseudo ground level '0+' in the first half corresponding to the value of the control signal.例文帳に追加

親局出力部１３５は、クロックの１周期の後半を電源電圧Ｖｘとし、前半を制御信号の値に応じて電圧レベルＶｘ／２又は擬似的なグランドレベル０＋とすることにより、直列のパルス状電圧信号をデータ信号線に出力する。 - 特許庁

To provide a serial data communication method by which transmission efficiency is enhanced in spite of an inexpensive system by feeding a clock signal from a master part so as to receive data by a synchronous communication system in the case that data feeding from slave parts are started asynchronously with the master part operation.例文帳に追加

スレーブ部からのデータの開始が、マスター部の動作とは非同期で始まるシステムにおいて、クロック信号をマスター部側から供給することで同期式通信によりデータを受信することにより、伝送効率を上げて安価なシステム構築を可能とする、シリアルデータ通信方法を提供する。 - 特許庁

To attain an optimum signal generating time by avoiding defect caused by a propagation time in a circuit generating a local output clock signal for controlling a point of time at which data is sent out from a sending out delay mechanism in an output side of a memory field to a data path.例文帳に追加

メモリセルフィールド出力側における送出遅延機構からデータ路へデータを送出する時点を制御するために局所的な出力クロック信号を生成する回路において、伝播時間に起因する欠点を回避し、最適な信号生成時間を達成できるようにする。 - 特許庁

A dummy unit output buffer and a dummy unit input buffer of a dummy delay circuit DDL included in a DLL circuit DLL are not imitated by a simple type delay circuit, they have circuit constitution which is substantially same as a regular data output buffer and a clock buffer CB and can trim a delay time.例文帳に追加

ＤＬＬ回路ＤＬＬに含まれるダミー遅延回路ＤＤＬのダミー単位出力バッファ及びダミー単位入力バッファを、簡略型の遅延回路で模擬せず、正規のデータ出力バッファ及びクロックバッファＣＢと実質同一の回路構成とし、その遅延時間をトリミングできる構成とする。 - 特許庁

Scan in data is synchronized with a clock of an oscillator 212 so as to be transmitted as shown in X12, and a page request signal and a line request signal are transmitted as shown in X13 to thereby be able to transmit print data in response to the transmission of the page request signal and the line request signal as shown in X11.例文帳に追加

発振器２１２のクロックに同期してＸ１２に示すようにスキャンインデータが伝送され、またＸ１３に示すようにページ要求信号およびライン要求信号が伝送されることでこれに呼応してＸ１1に示すようにプリンタデータを伝送することができる。 - 特許庁

Only a first pre-pit in a frame being a source of a synchronizing signal from an extracted pre-pit, the phase of a wobble signal is adjusted by a pre-pit signal detected for the particular number of times for a prescribed period, and a recording clock is generated by using the wobble signal whose phase is adjusted.例文帳に追加

抽出されたプリピットから同期信号の元となるフレーム内の1番目のプリピットのみを検出し、一定周期で特定回数検出されたプリピット信号によりウォブル信号の位相調整を行い、位相調整されたウォブル信号により記録クロックを生成する。 - 特許庁