「clock」に関連した英語例文の一覧と使い方(492ページ目) - Weblio英語例文検索

To reduce current consumption by detecting an address change and an input data change, determining whether normal operation is performed or not when a clock is inputted, and stopping needless operation such as the read-out operation of the same address and the write-in of the same data.例文帳に追加

アドレス変化や、入力データの変化を検出し、クロックが入力された時に、通常動作を行うかどうかを判断し、同一アドレスへの読み出し動作や、同一データの書き込みなど、不要な動作を自動的に停止させ消費電流を低減することを目的とする。 - 特許庁

Each of a plurality of signal lines transmits a clock signal CLK, a buffered information preparation signal B_Rdy, an unbuffered information preparation signal U_Rdy, a busy signal Busy, a type field signal Type(8:0), and an information field signal Info(31:0), for example.例文帳に追加

複数の信号ラインの各々は、例えば、クロック信号（ＣＬＫ）と、バッファされる情報準備信号（Ｂ＿Ｒｄｙ）と、バッファされない情報準備信号（Ｕ＿Ｒｄｙ）と、ビジー信号（Ｂｕｓｙ）と、タイプ・フィールド信号（Ｔｙｐｅ[８：０]）と、情報フィールド信号（Ｉｎｆｏ[３１：０]）と、を伝送する。 - 特許庁

When a signal synchronization circuit 5 receives an external command signal A, the signal synchronization circuit 5 synchronizes the external command signal A by using a trailing edge of a vertical synchronizing signal of an image pickup camera 1 for a clock to provide a recording command signal with a pulse width equivalent to one frame period to a buffer memory 2.例文帳に追加

信号同期化回路５に外部指令信号Ａが入力されると、信号同期化回路５は、撮像カメラ１の垂直同期信号の立下りエッジをクロックに用いて外部指令信号Ａに同期をかけて、一フレーム期間相当のパルス幅の記録指令信号をバッファメモリ２に送る。 - 特許庁

Then the JPEG device 6 is accessed for the idle clock time so as to attain write of image data from the signal processing unit to the memory and to conduct JPEG processing in parallel so as to execute compression in real time and the memory capacity is reduced and the cost is decreased.例文帳に追加

そして、空きクロック分のうちにＪＰＥＧ装置６のアクセスをするようにすることで、信号処理装置からメモリへの画像データ書込とＪＰＥＧ処理とを併走させて圧縮をリアルタイムで実行することができるようになり、メモリ容量を大幅に減らしてコスト低減を図れる。 - 特許庁

In a nearness sensor 1, the pulse width of an output signal from an exclusive OR circuit 5 to be changed by separating/approaching of a detection object is converted to a number of pulses in an output signal from an AND circuit 7 by being combined with a clock signal, and digitally measured from that numerical value.例文帳に追加

本発明の近接センサ１は、検知対象物の離接により変化する排他的論理和回路５からの出力信号のパルス幅を、クロック信号と組み合わせることで、ＡＮＤ回路７からの出力信号のパルス数に変換し、その数値によってデジタル的に計測する構成である。 - 特許庁

At a time speaking by the video telephone apparatus A, and transmitting a video image, the apparatus removes an actual background image from the own image photographed by a camera 605, extracts a background image corresponding to the day and the time acquired by the internal clock 606 from the data management server 50, and stores in a memory 609.例文帳に追加

テレビ電話装置Ａでの通話時、映像を送信する際に、カメラ６０５で撮影された自分の映像から実際の背景映像を除去し、内蔵時計６０６により取得された日時に対応する背景映像をデータ管理サーバ５０から抽出してメモリ６０９に格納する。 - 特許庁

When electric charges are not accumulated on the wiring A and the TFT 21 s turned off, the wiring A becomes floating state and when a high level clock signal CK1 or CK2 is supplied to the drain of TFT 22 at this time, the potential of the wiring A is raised by the parasitic capacitance of the TFT 22.例文帳に追加

配線Ａに電荷が蓄積されておらず、ＴＦＴ２１がオフしていると、配線Ａはフローティング状態となり、このときにＴＦＴ２２のドレインにハイレベルのクロック信号ＣＫ１またはＣＫ２が供給されると、ＴＦＴ２２の寄生容量により、配線Ａの電位が上昇する。 - 特許庁

To suppress the effect of noises on an analog circuit, and to measure even the leakage current of a circuit which consumes current under a steady state without increasing the number of terminals, in an IC with a digital circuit block, a clock oscillation block, a bias current-supply circuit block, an analog circuit block or the like.例文帳に追加

ディジタル回路ブロック１、クロック発振回路ブロック２、バイアス電流供給回路ブロック３、アナログ回路ブロック４等を持つＩＣにて、アナログ回路へのノイズの影響を抑え、端子数を増さず、静止状態で消費電流を流す回路のリーク電流も測定可能にする。 - 特許庁

To provide a transmission I/F which can flexibly deal with such a device as the impact of a high frequency clock, being employed in a transmission circuit between the emission data processing section and the driver section of a light emitting source in an image forming apparatus, onto the EMC is reduced and diversified through a simple arrangement.例文帳に追加

画像形成装置における発光用データ処理部と発光源のドライバ部間の伝送回路で用いる高周波クロックによるＥＭＣ等への影響を簡素な構成で低減化し、かつ多様化したデバイスに柔軟に対応し得る伝送Ｉ／Ｆを提供する。 - 特許庁

Items that are serviced immediately after certain types of prescribed events, e.g., the queue containing the non-real-time contacts has no working agents; the queue is empty; the system clock is changed; and the system is rebooted are ignored in estimating the wait time for enqueued items.例文帳に追加

特定タイプの所定イベント、たとえば非リアルタイムコンタクトを含む待ち行列に作業エージェントが不在である、待ち行列が空である、システムクロックが変更される、およびシステムがリブートされた直後にサービス提供されたアイテムは、待ち行列に入れられたアイテムの待機時間を予測する際に無視される。 - 特許庁

Clock data recovery units 12_1 to 12_n recover input data D1 to Dn and supply the data to buffers 14_1 to 14_n, recover clocks from the input data D1 to Dn, detect data rates X1 to Xn (bps) of the input data D1 to Dn from the recovered clocks to inform a CPU 16 about them.例文帳に追加

クロック・データ再生装置１２_１〜１２_ｎは、入力データＤ１〜Ｄｎを再生してバッファ１４_１〜１４_ｎに印加し、入力データＤ１〜Ｄｎからクロックを再生し、その再生クロックからデータＤ１〜ＤｎのデータレートＸ１〜Ｘｎ（ｂｐｓ）を検出し、ＣＰＵ１６に通知する。 - 特許庁

These units are operated by the power saving mode in the absence of the touch, and a power source is not supplied to a portion of a signal reading unit, due to which the electric power consumption can be reduced and since the units operate in synchronization with a clock signal having a low frequency, the electric power consumption can be further reduced.例文帳に追加

本発明によれば、接触がなければ節電モードで動作して信号読取部の一部に電源を供給しないことによって、電力消費を減らすことができ、低い周波数を有するクロック信号に同期して動作するためにさらに消費電力を減らすことができる。 - 特許庁

The back stage number determining unit 104 calculates, as a back stage number, a difference in the number of delay stages between the left end signal 109 and the right end signal 110 when a phase difference between the left end signal 109 and the right end signal 110 is closest to a value obtained by multiplying a clock cycle by a natural number.例文帳に追加

戻し段数決定部１０４は、左端信号１０９と右端信号１１０の位相差がクロック周期の自然数倍の時間に最も近くなるときの、左端信号１０９と右端信号１１０のそれぞれの遅延段数の差を、戻し段数として算出する。 - 特許庁

On the other hand, when a clock signal CLK of comparative low current consumption generated from the oscillation circuit 3 being a self-excited oscillation circuit is used, an external terminal OPad2 provided at an external high potential side power source Vdd side is connected to the external terminal OPad 1 through a resistor R1.例文帳に追加

一方、自励発振回路である発振回路３から生成される比較的低消費電流のクロック信号ＣＬＫを使用する場合、抵抗Ｒ１を介して外部の高電位側電源Ｖｄｄ側に設けられた外部端子Ｏｐａｄ２と外部端子Ｏｐａｄ１の間を接続する。 - 特許庁

To provide a recording clock with excellent responsiveness at recording data in the groove of an optical disk where a track for which a wobbled groove and a land positioned between the adjacent grooves are paired is formed and address information to the data to be recorded in the groove or the like is formed beforehand as a land prepit on the land.例文帳に追加

ウォブルしたグルーブと、隣り合うグルーブ間に位置したランドとを対にしたトラックが形成され、且つ、ランド上にはグルーブに記録するデータへのアドレス情報などがランドプリピットとして予め形成されている光ディスクのグルーブにデータを記録する際に応答性の良い記録クロックを得る。 - 特許庁

As a result, the shift registers are initialized in turning off the power source and, therefore the more than needed increasing of signal line load is prevented when the signals (clock signals, etc.), for controlling the shift registers are selectively inputted, as a result of which the operation of the image display device is stabilized.例文帳に追加

これにより、電源投入時等にシフトレジスタが初期化されるので、シフトレジスタを制御する信号（クロック信号等）を選択入力している場合には、信号線負荷が必要以上に大きくなることが防がれる結果、画像表示装置の動作が安定する。 - 特許庁

The number of taps is reduced to '1/the number of oversamplings' by selecting them in order according to specified procedure, synchronizing the delay of a delay element in a digital Nyquist filter to the symbol rate of an input signal, and besides synchronizing the filter coefficient at each tap within a filter to the sampling clock.例文帳に追加

デジタルナイキストフィルタ内の遅延素子における遅延を入力信号のシンボルレートに同期させ、かつフィルタ内の各々のタップにおけるフィルタリング係数をサンプリングクロックに同期させて所定の手順に従い順次選択することにより、タップ数を（１／オーバーサンプリング数）に低減する。 - 特許庁

The asynchronous processor core (11) dispenses with a global clock and operates under autonomous or heteronomous distributed control of minimum functional circuits, so that it is not necessary to perform timing design and operation verification at any operating points on the assumption of delay under the worst conditions of all elements and wiring.例文帳に追加

非同期プロセッサ・コア（１１）はグローバル・クロックを不要とし、最小機能回路の自律的又は他律的な分散制御で動作するため、全ての素子と配線における最悪条件下のディレイを前提にした全動作点におけるタイミング設計と動作検証を行う必要がない。 - 特許庁

When serial data is transmitted between each of PKGs 141, 14n and 151, and the TSW part 16, time division data is multiplexed at timing proper to each PKG with the starting time of a reference clock as reference and the multiplexed data is also made so as to be divided.例文帳に追加

そして、各ＰＫＧ１４１、ＰＫＧ１４ｎ、ＰＫＧ１５１とＴＳＷ部１６との間でシリアルデータを伝送する場合は、基準クロックの立ち上げ時を基準とし、各ＰＫＧ固有のタイミングで時分割データを多重化すると共に、多重化されたデータを分離するようにする。 - 特許庁

The pseudorandom number generator (208) includes a shift resistor (151) obtained by coupling a plurality of flip flop circuits (101-107) and can generate a pseudorandom number by shifting signals by the shift register synchronously with a clock signal.例文帳に追加

本発明の代表的な実施の形態に係る疑似乱数発生器（２０８）は、複数のフリップフロップ回路（１０１〜１０７）が結合されて成るシフトレジスタ（１５１）を含み、クロック信号に同期して上記シフトレジスタで信号のシフトが行われることにより疑似乱数の発生を可能とする。 - 特許庁

The signal processing unit parallelizes a signal of a clock of first frequency (f) to generate a first intermediate parallel RGB signal, and arranges a second intermediate parallel RGB signal having the same content adjacently to the first intermediate parallel RGB signal in the direction of a time base.例文帳に追加

信号処理部では、第１の周波数（ｆ）のクロックのデジタル信号を並列化し、第１の中間並列ＲＧＢ信号を生成し、かつこの第１中間並列ＲＧＢ信号の時間軸方向の隣に同じ内容の第２中間並列ＲＧＢ信号を配置する。 - 特許庁

In the case of the video signal whose band is limited, a magnification and reduction circuit 2 does not carries out magnification processing in a horizontal direction, but the AD converter 1 converts the video signal to the digital signal by using a sampling clock corresponding to a magnification factor in the horizontal direction to magnify the video signal in the horizontal direction.例文帳に追加

帯域制限されたビデオ信号のときには、拡大縮小回路２は、水平方向の拡大処理を行うことなく、ＡＤコンバータ１が、水平方向の拡大率に対応したサンプリングクロックを用いてデジタル信号に変換することによって、ビデオ信号を水平方向に拡大する。 - 特許庁

The test time can be shortened without using the expensive tester because the DUT of a test target is recognized on the basis of a holder 511, a test number recognition signal S511 recorded in ID data and the count number of a timing clock S540b of a tester 540 to perform a test.例文帳に追加

治具５１１やＩＤデータに記録された検査番号認識信号Ｓ５１１とテスター５４０のタイミングクロックＳ５４０ｂカウント数から検査対象のＤＵＴを認識して検査を行うため、高価なテスターを用いることなく検査時間の短縮を図ることができるようにすることができる。 - 特許庁

A controlling part 150 detects the present time from a clock functioning part 5 at timing when a charging device connection detecting means 6 detects that the portable telephone terminal 100 is connected to a charging device 200 and stores the present time as charging start time in the memory of the controlling part 150.例文帳に追加

制御部１５０は、充電装置接続検出手段６が携帯電話端末１００の充電装置２００への接続を検出したタイミングで、時計機能部５からの現在時刻を検出し、これを充電開始時刻として制御部１５０のメモリに蓄積する。 - 特許庁

When receiving data packets of image signals, etc. received through the network, a packet counter 42 takes out data packets from a receiving buffer 41 counting the number of the data packets for every fixed period timing from a clock creator 45, and a recorder 43 stores it in a memory device 22.例文帳に追加

ネットワークを介して受信した映像信号などのデータパケットを受信する際、パケットカウント部４２は、クロック生成部４５からの一定周期タイミングごとに、データパケットの個数をカウントしながら受信バッファ４１から取り出し、記録部４３により蓄積装置２２に記録する。 - 特許庁

This malfunction-preventing CPU interface circuit has: a synchronizing circuit 11 synchronizing a control signal outputted from an external CPU 50 with a clock signal; and an error decision circuit 12 for the control signal deciding whether the control signal synchronized by the synchronizing circuit 11 has a desired pattern or not.例文帳に追加

外部ＣＰＵ５０から出力された制御信号をクロック信号に同期化する同期回路１１と、同期回路１１によって同期化された制御信号が所望のパターンとなっているか否かを判定する制御信号用エラー判定回路１２とを有することを特徴とする。 - 特許庁

The inspection device 20 for inspecting characteristics of a control board 1 including an ASIC 7, an AD conversion circuit 9 receiving a signal from the ASIC 7, and a clock line 11 connecting the ASIC 7 to the AD conversion circuit 9 includes a reference transmission path 21 and an oscilloscope 23.例文帳に追加

検査装置２０は、ＡＳＩＣ７と、ＡＳＩＣ７からの信号を受信するＡＤ変換回路９と、ＡＳＩＣ７とＡＤ変換回路９とを接続するクロックライン１１とを有する制御基板１の特性を検査するための装置であって、基準伝送路２１と、オシロスコープ２３とを備えている。 - 特許庁

When the clock signal stops at a low level, a node 114 is gradually charged and an N-type MOS transistor 119 is gradually turned on, but no through-current will flow, because a P-channel MOS transistor 117 is turned off causing a dynamic node 118 to be discharged.例文帳に追加

クロック信号がローレベルで停止した場合、節点１１４は徐々に充電され、Ｎチャネル型ＭＯＳトランジスタ１１９は徐々にオンしていくが、Ｐチャネル型ＭＯＳトランジスタ１１７はオフしており、ダイナミック節点１１８からの放電になるので貫通電流は流れない。 - 特許庁

The possibility of stopping the alarm by a groping operation under the insufficient awake condition to allow return to a lethargic sleep again as in a conventional alarm clock is eliminated by this manner.例文帳に追加

目安針による設定時刻を報知するアラームに連動して、複数の発光素子（３、４ａ〜４ｅ）がルーレット状に順次点滅し、停止位置として決められたひとつの発光素子（３）が点灯中にタイミングを合わせて鳴り止めスイッチ（１）が押された場合にアラームの発音が停止されるようにする。 - 特許庁

They are given to 1st-n-th processing sections 1171-117n with different timings by 1st-n-th 1/n clock signals 1151-115n and processed, and an n to 1 parallel serial conversion circuit 119 at the post stage assembles the data in respective timings to obtain an n-multiple data 121.例文帳に追加

これらは第１〜第ｎの１／ｎクロック信号１１５_1〜１１５_nによって異なったタイミングで第１〜第ｎの処理部１１７_1〜１１７_nに入力されて処理され、後段のｎ対１並直列変換回路１１９でそれぞれのタイミングでデータの組み込みが行われてｎ多重データ１２１となる。 - 特許庁

An output terminal (output tap) whose phase coincides with the phase of an operation clock of the VCO 300 is selected by using the function of the DPLL circuit and succeeding optimum VCO oscillation frequency is determined from the selected output tap position and current VCO oscillation frequency and the current VCO oscillation frequency is switched to the determined frequency.例文帳に追加

ＤＰＬＬ回路の機能を用いてＶＣＯ３００の動作クロックと位相が一致する出力端子（出力タップ）を選択し、この選択された出力タップ位置と現在のＶＣＯ発振周波数とから次の最適なＶＣＯ発振周波数を決定し、切り替える。 - 特許庁

In the digital PWM controller, a total time of a time Ts1 required for the duty ratio operation part to execute operation and a time Ts2 corresponding to the pulse length of a maximum duty ratio allowed to be outputted from the pulse output part is longer than a period of a base clock.例文帳に追加

このデジタルＰＷＭ制御装置は、デューティ比演算部が演算に要する時間Ｔｓ１と、パルス出力部が出力することのできる最大デューティ比のパルス長に相当する時間Ｔｓ２の合計時間が、基本クロックの周期よりも長いことを特徴とする。 - 特許庁

A control unit 5 switches the division ratio of the above generated divided pulse signal by switching the division ratio to be inputted into a comparator 3 at any time thereby generating a divided clock where the above divided pulse signals divided at two or more different division ratios coexist.例文帳に追加

制御部５は，コンパレータ３に入力する分周比を随時切り替えることにより，生成される前記分周パルス信号の分周比を切り替えさせ，これにより複数の異なる分周比で分周された前記分周パルス信号が混在する分周クロックを生成する。 - 特許庁

A communication controller 19 automatically transmits information of the storage device 17 to a user device control system 24 of a service base 23 from a PHS terminal 22 by mail software 20 and a modem 21 at time decided by a clock timer 15 or by a transmission requesting trigger from an external part.例文帳に追加

通信コントローラ１９は、記憶装置１７の情報を、時計タイマー１８で決められた時刻、または、外部からの送信依頼トリガーによって、メールソフト２０とモデム２１によりＰＨＳ端末２２から、自動的にサービス拠点２３のユーザ装置管理システム２４に送信する。 - 特許庁

To prevent noise from being propagated to another circuit block in the same buffer element by separating a buffer for clock signals and to suppress an image noise and an EMI radiation level within allowable ranges by setting an optimal diffusion degree corresponding to the conditions of buffer elements in each of circuit blocks.例文帳に追加

クロック信号のバッファを分別することにより、同一バッファ素子内で他の回路ブロックにノイズが伝播するのを防止し、かつ各回路ブロックのバッファ素子の条件に応じて最適な拡散度に設定することにより、画像ノイズとＥＭＩ放射レベルを許容範囲内に抑えること。 - 特許庁

To provide a packet transmitter-receiver capable of preventing overflow and underrun of transmission data without losing interchangeability with a general packet communication method even in the case that a communication partner does not include means for solving a deviation in a clock frequency between transmission side and reception side.例文帳に追加

一般的なパケット通信方法との互換性を失うことなく、通信相手が送信側と受信側とのクロック周波数の偏差を解決する手段を備えていなくても、送信データのオーバーフローやアンダーランを防ぐことができるパケット送受信装置を提供する - 特許庁

A CPU 101 executes calculation processing of alarm notification time by Greenwich Mean Time (GMT) with respect to alarm notification time of a reference city set by a user, according to a world clock utility program 130, and monitor processing of alarm notification by the Greenwich Mean Time (GMT) which an RTC 106 indicates.例文帳に追加

ＣＰＵ１０１は、ワールドクロックユーティリティプログラム１３０に従い、ユーザが設定した基準都市のアラーム通知時刻に対する標準時刻（ＧＭＴ）でのアラーム通知時刻の算出処理、およびＲＴＣ１０６が計時する標準時刻（ＧＭＴ）でのアラーム通知の監視処理を実行する。 - 特許庁

The digital value 11 is set to 0 when all the values of bits of parallel data 10 are set to 0, no pulse is generated in that case, thereby the control part 150 opens the switch means 132 to block the passage of a clock signal 12, and the serializer 131 is not operated.例文帳に追加

デジタル値１１が０となるのは並列データ１０のビットの値がすべて「０」となっているときであり、この場合にはパルスを発生させないことから、制御部１５０はスイッチ手段１３２を開にしてクロック信号１２の通過を阻止し、シリアライザ１３１を動作させない。 - 特許庁

The first and the second signal wiring layers L2, L1 include data signal (DQ) wiring in one layer and clock signal (CLK) wiring in the other layer, and those are arranged so as not to overlap with each other when viewed from the lamination direction at locations at least where the both wiring parts are parallel.例文帳に追加

第１および第２信号配線層Ｌ２，Ｌ１は、一方にデータ信号（ＤＱ）配線を含み、他方にクロック信号（ＣＬＫ）配線を含み、これらは、少なくとも両方の配線が平行な箇所において、積層方向からみて重ならないように配置されている。 - 特許庁

When two IC's including DC-DC converters are used, a clock signal Fosc 1 is delayed by a half period with a control circuit 6, and a DC-DC converter 7 is made to operate in the manner complementary to a DC-DC converter 4.例文帳に追加

ＤＣ−ＤＣコンバータを内蔵するＩＣを２個使用する際において、コントロール回路３から出力されるクロック信号Ｆｏｓｃ１をコントロール回路６で半周期遅延させることにより、ＤＣ−ＤＣコンバータ４に対してＤＣ−ＤＣコンバータ７を相補的に動作させる。 - 特許庁

To control an electromagnetic radiation noise emitted from a printer controller to the necessary minimum and to reduce the influence of the noise to an external device by controlling a PCI clock signal to be supplied to a PCI option bus according to the connection state of the extension of an option unit to be connected to a PCI bus.例文帳に追加

ＰＣＩバスに接続されるオプションユニットの増設の接続状態によりＰＣＩオプションバスに供給されるＰＣＩクロック信号を制御することで、プリンタコントローラから放射される電磁波放射ノイズを必要最低限のものとし、外部機器への影響を少なくする。 - 特許庁

Jump destination information at the time of changing an angle is described in the navigation pack, cell reproduction information specifying a reproduction order is described in program chain information, and a STC discontinuous flag indicating necessary/unnecessary of reset of a system time clock is described in cell category of cell reproduction information.例文帳に追加

ナビゲーション・パックには、アングル変更時における飛び先情報が記述され、プログラム・チェーン情報には、再生順序を特定するセル再生情報が記述され、セル再生情報のセル・カテゴリーには、システム・タイム・クロックの再設定の要否を示すＳＴＣ不連続フラグが記載される。 - 特許庁

To improve the synchronous pull-in speed of an PLL for generating a sampling clock to be used for the A/D conversion of a reproducing signal from an optical disk medium and to simultaneously obtain a binary output based on a PRML signal processing system and a binary output based on the other system.例文帳に追加

光ディスク媒体の再生信号をＡ／Ｄ変換する際に用いるサンプリングクロックを生成するＰＬＬの同期引込み速度を向上し、ＰＲＭＬ信号処理方式による２値化出力とこれ以外の方式による２値化出力とを同時に得られるようにする。 - 特許庁

A reception side apparatus R comprising a receiving section 5 having a primary PLL section 5a and obtaining the essential data, and a data using section 7 is provided with a demodulating section 8 for recovering the additional data Da from a received signal sync clock LRCK for data including the jitter, thus obtaining the additional data Da.例文帳に追加

そして、１次ＰＬＬ部５ａを有する本来のデータを得る受信部５と、データ使用部７からなる受信側機器Ｒに、受信されたジッターを含むデータ用信号同期クロックＬＲＣＫから付加データＤａに戻す復調部８を設けて付加データＤａを得る。 - 特許庁

In order to minimize the extent of circuitry that must be provided to distribute power consumption control signals, clock frequency control 26, 30, 70 or power-down commands 31, 67, 68 are utilized to modify controlled circuit component power consumption without actually controlling power supply circuits.例文帳に追加

電力消費制御信号の分配に必要な回路の範囲を最小にするために、クロック周波数制御２６，３０，７０や電力供給停止コマンド３１，６７，６８などにより、電源供給回路の実際の制御によることなく制御対象の回路構成部分を改変する。 - 特許庁