「clock」に関連した英語例文の一覧と使い方(495ページ目) - Weblio英語例文検索

The clock 11 uses an information display panel as a display section 12 in which a display medium is enclosed between two transparent substrates opposite to each other, and an electric field is applied to the display medium, whereby the display medium is moved, and information such as an image or the like is displayed, thereby displaying the information on the surface and backside of the display section.例文帳に追加

本発明の時計１１は、対向する２枚の透明な基板間に表示媒体を封入し、表示媒体に電界を付与することによって、表示媒体を移動させて画像等の情報を表示する情報表示用パネルを表示部１２に用いることで、表示部の表面および裏面に情報を表示する。 - 特許庁

When a remote control signal is received from a remote controller 9 when superposing character signals of a clock, a channel, etc. on a video signal and displaying the result on a screen, a display position, a display color and luminance can be optionally changed by an OSD position control part 2, an OSD color control part 3 and an OSD luminance control part 4 in a microcomputer 1.例文帳に追加

映像信号に重畳させて時計やチャンネルなどの表示をオンスクリーン表示する際、リモコン装置９からのリモコン信号を受けてマイコン１のＯＳＤ位置制御部２、ＯＳＤ色制御部３、ＯＳＤ輝度制御部４によって表示位置、表示色、輝度を任意に変更可能である。 - 特許庁

In the electronic device 100, a quartz crystal vibrator 21 mounted on a substrate 1 generates a clock signal, a first toroidal coil 3 covers a side face portion of the quartz crystal vibrator 21, and a second toroidal coil 4 which is provided while overlaying an upper face of the first toroidal coil 3, covers at least a part of an upper face portion of the quartz crystal vibrator 21.例文帳に追加

電子機器１００において、基板１に搭載された水晶振動子２１はクロック信号を生成し、第１トロイダルコイル３が、水晶振動子２１の側面部を覆い、当該第１トロイダルコイル３の上面に重ねて設けられた第２トロイダルコイル４が、水晶振動子２１の上面部の少なくとも一部を覆う。 - 特許庁

Specifically, for example, in order to detect the phase difference, the image forming apparatus inputs the BD signal to a plurality of serially connected delay circuits, stores the value of the basic clock by the timing of the BD signal output from each delay circuit, and detects the phase difference by using the stored data.例文帳に追加

具体的に、本画像形成装置は、例えば、当該位相差を検出するために、直列に接続された複数の遅延回路に対してＢＤ信号を入力し、各遅延回路から出力されるＢＤ信号のタイミングで基本クロックの値を記憶し、記憶されたデータを用いて当該位相差を検出する。 - 特許庁

When the oscillated frequency reaches the maximum of the input voltage to the oscillated frequency characteristics, the selection signal 7 is changed by the frequency detector circuit 9 so that the selector circuit 8 selects an internal clock signal 6, thus the oscillated frequency is made to exist between the minimum and the maximum of the input voltage to the oscillated frequency characteristics.例文帳に追加

発振周波数が入力電圧対発振周波数特性の上限に達した場合は、周波数検出回路９により、セレクタ回路８が内部クロック信号６を選択するようにセレクト信号７を切り替え、発振周波数が、入力電圧対発振周波数特性の下限と上限の間となるようにする。 - 特許庁

A Mach-Zehnder modulator 3 which removes part of signals in a time area t1 including a leading edge of each signal pulse generated by a 1st modulator 2 and a time area t2 including a trailing edge and is controlled with at least one clock 7 is arranged downstream from the modulator 2.例文帳に追加

本発明によれば、モジュレータ２の下流に、第１のモジュレータ２から生じる各信号パルスについて、立上りエッジを含む時間領域ｔ１と立下りエッジを含む時間領域ｔ２における信号の一部を除去する少なくとも１つのクロック７によって制御されるマッハツェンダーモジュレータ３が配置される。 - 特許庁

An eye center phase calculation circuit 47 decodes this phase accumulation information 46, on the basis of a negative side end and a positive side end within a jitter range respectively as negative side jitter range information 54 and positive side jitter range information 55, to calculate a phase control direction according to a relation of an extracted phase 40 that is a clock phase selected at present.例文帳に追加

この位相累積情報４６に基づいて、アイ中心位相算出回路４７でジッタ範囲の負側端と正側端とを負側ジッタ範囲情報５４と正側ジッタ範囲情報５５としてデコードし、現在選択されているクロック位相である抽出位相値４０との関係で位相の制御方向を算出する。 - 特許庁

To realize an electric energy information providing apparatus, capable of providing time information by using electric waves and of providing electric energy information based on the time information to a user, in order to synchronize a wave clock owned by the user and to enable the user to appropriately suppress the maximum electric energy consumption.例文帳に追加

時刻情報を電波として提供すると共に、この時刻情報に基づいた電力量情報を顧客に提供することにより、顧客が所有する電波時計との同期が取れ、それにより顧客が適正に最大使用電力の抑制を図ることが可能な電力量情報提供装置を提供する。 - 特許庁

When the code error rate measuring apparatus 10 conducts a code error rate measurement test of an object 13 to be measured, the error detector 12 outputs the control signal on the basis of a result of bit error detection and automatically adjusts the amplitude of the test data signal, an offset voltage, and a phase relation between the test data signal and the clock signal.例文帳に追加

符号誤り率測定装置１０は、被測定物１３の符号誤り率測定試験に際して、エラー検出器１２は、ビットエラーの検出結果に基づいた制御信号を出力し、テストデータ信号の振幅及びオフセット電圧、並びに、テストデータ信号とクロック信号との位相関係を自動調整する。 - 特許庁

The controller can be operated to receive a reference clock signal, receive at least a first control signal which indicates a request of message transmission from the first device to the second device when the first device is in a first operation mode, and generate an output control signal and an output data signal.例文帳に追加

コントローラは、基準クロック信号を受信し、第１のデバイスが第１の動作モードであるときに第１のデバイスに対する第２のデバイスへのメッセージ送信の要求を示す少なくとも第１の制御信号を受信し、出力制御信号および出力データ信号を生成するように動作可能である。 - 特許庁

A first delay circuit 110 gradually delays a clock signal CLK and generates a first delay signal CLK1, a second delay signal CLK2 having a phase faster than the first delay signal CLK1 by a predetermined value, and a third delay signal CLK3 having a phase slower than the first delay signal CLK1 by a predetermined value.例文帳に追加

第１の遅延回路１１０は、クロック信号ＣＬＫを段階的に遅延させて、第１の遅延信号ＣＬＫ１と、第１の遅延信号ＣＬＫ１より位相が所定値早い第２の遅延信号ＣＬＫ２と、第１の遅延信号ＣＬＫ１より位相が所定値遅い第３の遅延信号ＣＬＫ３を生成する。 - 特許庁

The current amount measuring part 240 is equipped with a current accumulating part 241, which accumulates the detection current, an accumulation amount determining part 242 which determines that an electric charge accumulated in the current accumulating part 241 exceeds a prescribed threshold, and outputs a determination signal, and a count part 243 which starts counting of a clock pulse according to the output of the determination signal.例文帳に追加

電流量計測部240は、検出電流を蓄積する電流蓄積部241と、電流蓄積部241に蓄積された電荷量が所定の閾値を超えたことを判定して判定信号を出力する蓄積量判定部242と、判定信号の出力に応じてクロックパルスの計数を開始するカウント部243と、を備える。 - 特許庁

Every time a time measuring reset signal C1 is outputted by a CPU 10, a clock part 13 starts time measuring, a WDT (Watch Dog Timer) forced reset circuit 20 outputs a CPU reset signal C3 as a measured time reaches a preset time for monitoring, and the CPU 10 is forced to reset.例文帳に追加

ＣＰＵ１０から計時リセット信号Ｃ１が出力されるたびに時計部１３に計時動作を開始させるとともに、その計時時間が予め設定された監視時間に達したことに応じてＷＤＴ強制リセット回路２０にＣＰＵリセット信号Ｃ３を出力させ、ＣＰＵ１０を強制リセットさせる。 - 特許庁

When not used for a long time, such as midnight, a stand-by mode is shifted to a pause mode to turn off the power levels of the encoder unit 13, a memory unit 14, the decoder unit 15, and a clock generation unit 17, and the power levels of only a CPU unit 16 and a power supply unit 20 are set to a level 1.例文帳に追加

また、深夜などの長時間使用しないときには、スタンバイモードから休止モードに移行してエンコーダユニット１３、メモリユニット１４、デコーダユニット１５、クロック発生ユニット１７の電力レベルをオフにし、ＣＰＵユニット１６及び電源ユニット２０のみ電力レベルをレベル１にセットしておくようにしている。 - 特許庁

A control means (in this embodiment, a control section 3b of an energy management unit 3) causes a broadcasting means (broadcasting terminal 5) to broadcast a power rate unit price of a time zone to which time counted by a clock means belongs and a power rate unit price of a time zone subsequent to the time zone, on the basis of power information.例文帳に追加

制御手段（本実施形態においてはエネルギーマネジメントユニット３の制御部３ｂ）が、前記電力情報に基づき、前記時計手段で計時される時刻が属する時間帯の電気料金単価と、当該時間帯に続く次の時間帯の電気料金単価とを報知手段（報知端末５）に報知させる。 - 特許庁

When the BootRAM is synchronized with clock, the equalizing timer control circuit 42 changes an operation time for a second pre-charge operation different from that for a first pre-charge operation after receiving an address ADD, between completion of an initial first pre-charge operation and start of the next second pre-charge operation.例文帳に追加

イコライズタイマ制御回路４２は、クロックに同期して動作する同期動作をＢｏｏｔＲＡＭに対して行う際、アドレスＡＤＤを受け取った後、最初の第１プリチャージ動作の終了後から次の第２プリチャージ動作が開始されるまでの間に、第２プリチャージ動作を第１プリチャージ動作と異なる動作時間に切り替える。 - 特許庁

The packet repeating unit is constituted which monitors a monitor port to be connected with a host device; performs clock supply control of a packet processing part in a self-device based on a link state of the monitor port; and transmits a message which instructs power save or sleep to other packet repeating unit to be connected via a stack port.例文帳に追加

上位装置と接続するためのモニタポートを監視し、当該モニタポートのリンク状態に基づいて自装置内のパケット処理部のクロック供給制御を行うとともに、スタックポートを介して接続される他のパケット中継装置に対してパワーセーブもしくはスリープを指示するメッセージを送信するパケット中継装置を提供する。 - 特許庁

The local timing reproducing part 120 generates a multi-phase timing signal J2 comprised of a plurality of clock signals, whose toggle frequency is lower than that of the entire high-speed signal processing part 140 and which become a reference of digital signal processing in the high-speed signal processing part 140, and supplies it to the high-speed signal processing part 140.例文帳に追加

局所タイミング再生部１２０は、高速信号処理部１４０全体のトグル頻度よりもトグル頻度の低いクロック信号であって、高速信号処理部１４０におけるデジタル信号処理の基準となる複数のクロック信号でなる多相タイミング信号Ｊ２を生成して高速信号処理部１４０に供給する。 - 特許庁

Then, the phase comparator 13 is connected to the DLL loop by the switching circuit 15 at a timing of rise edge of the input clock CLK1, the number of steps of delay cells of the first variable delay circuit 11 is set at the number of steps corresponding to a counter value of the counter 14, and a usual DLL locking operation is performed.例文帳に追加

そして、入力クロックＣＬＫ１の立上りエッジのタイミングで、切換回路１５により位相比較器１３をＤＬＬループに接続するとともに、カウンタ１４のカウンタ値に相当する段数に、第１可変遅延回路１１の遅延セル段数を設定してから、通常のＤＬＬロック動作を行わせる。 - 特許庁

The shift register changes latched voltage signals Va and Vb to a voltage which exceeds a power supply voltage by charge pump circuits T7, T8, and C1-C4, switches the output stage transistors T9 and T11 to the power supply voltage using the changed voltage signals, and outputs the latch signals of the positive polarity and the negative polarity which are synchronized with a clock.例文帳に追加

ラッチした電圧信号Ｖａ，Ｖｂをチャージポンプ回路Ｔ７，Ｔ８，Ｃ１〜Ｃ４で電源電圧を超える電圧に遷移させ、この遷移させた電圧信号を利用して出力段トランジスタＴ９，Ｔ１１を電源電圧までスイッチしてクロックに同期した正極性および負極性のラッチ信号を出力する。 - 特許庁

To provide a piezoelectric vibration reed and a manufacturing method of the piezoelectric vibration reed, as well as a piezoelectric vibrator equipped with the piezoelectric vibration reed, an oscillator, an electronic apparatus and a radio wave clock, which can manufacture the piezoelectric vibration reed without a surface defect, suppressing the influence of the surface defect in a previous process to extend over a subsequent process.例文帳に追加

前工程における表面欠陥の影響が後工程に及ぶのを抑制し、表面欠陥のない圧電振動片を製造することができる圧電振動片の製造方法及び圧電振動片、並びに圧電振動片を備えた圧電振動子、発振器、電子機器及び電波時計を提供する。 - 特許庁

To provide a clock generation circuit, a semiconductor integrated circuit, and a test device therefor which can prevent a decrease in detection rate and an increase in circuit size, reduce the effect of a multi-cycle path, correctly identify problem parts, and test at a higher frequency even if provided with test objects with different frequencies in a non-scanned cell test.例文帳に追加

非スキャンセルの試験において、検出率低下、回路規模の増大を防止でき、マルチサイクルパスの影響を低減でき、不具合箇所を的確に特定でき、異周波数の試験対象があっても高速側の周波数で試験をすることが可能な、クロック生成回路、半導体集積回路およびその試験装置を提供する。 - 特許庁

A detection circuit 302 generates error information nvco of a ratio T/t of a period T of an analog input signal and a period t of a sampling clock, a timing generation unit 304 generates the plurality of re-sampling timings by the plurality of delay times, and the data correction unit 303 generates the plurality of correction digital signals with the plurality of correction factors.例文帳に追加

検出回路３０２はアナログ入力信号の周期Ｔとサンプリングクロックの周期ｔの比Ｔ／ｔの誤差情報ｎｖｃｏを生成して、タイミング生成部３０４は複数の遅延時間で複数の再サンプリングタイミングを生成して、データ補正部３０３は複数の補正率で複数の補正デジタル信号を生成する。 - 特許庁

The step-up/down circuit is also provided with: a clock generating circuit 13 generating step-up/down clocks different in timing; and a switch control part 12 controlling switching of the transistors 2 and 7 so that output voltage is negative feedback-controlled to target output voltage, based on step-up/down clocks.例文帳に追加

さらに、タイミングの異なる昇圧及び降圧クロックを生成するクロック生成回路１３と、昇圧及び降圧クロックに基づいて、出力電圧を目標出力電圧に負帰還制御するように、トランジスタ２及び７の切り替え制御を行うスイッチ制御部１２と、を備える昇降圧回路。 - 特許庁

The input interface circuit 100 includes an input first stage circuit connected to a signal terminal at which data is externally input, and a phase adjustment circuit 6 for adjusting a clock that is externally input and a latch timing signal to latch circuits 3 and 4 included in the input first stage circuit to the same phase.例文帳に追加

本発明に係る入力インターフェース回路１００は、データが外部入力される信号端子に接続される入力初段回路と、外部入力されるクロックと、入力初段回路に含まれるラッチ回路３、４へのラッチタイミング信号とを同位相に調整する位相調整回路６と、を備える。 - 特許庁

In the transmission of control data from the control unit and supervisory data from a sensor unit, a series of pulsed signals output as a control data signal in accordance with a value of the control data under control of a predetermined timing signal synchronized with a transmission clock are provided with first and second signal reception effective time widths.例文帳に追加

制御部からの制御データとセンサ部からの監視データの伝送において、伝送クロックに同期した所定のタイミング信号の制御下で制御データの値に応じて制御データ信号として出力される一連のパルス状信号に、第１および第２信号受信有効時間幅を設ける。 - 特許庁

The solid-state imaging element 1 further includes an input terminal electrode group 41 including a plurality of terminal electrodes 41a-41d that each receive a reset signal Rst, a hold signal Hld, a horizontal start signal Sph, and a horizontal clock signal Ckh; switch means SW1-SW6; and an output terminal electrode 42.例文帳に追加

また、固体撮像素子１は、リセット信号Ｒｓｔ、ホールド信号Ｈｌｄ、水平スタート信号Ｓｐｈ、及び水平クロック信号Ｃｋｈのそれぞれを受ける端子電極４１ａ〜４１ｄを含む入力端子電極群４１と、スイッチ手段ＳＷ１〜ＳＷ６と、出力端子電極４２とを更に備える。 - 特許庁

A bridge circuit 22 for performing clock change by a single FIFO, has a circuit (configured of IN side comparison circuit or the like) for detecting a free space of the FIFO and a circuit (configured of OUT side comparator circuit or the like) for detecting data to be read, independently.例文帳に追加

ブリッジ回路２２を、１個のＦＩＦＯでクロック乗り換えを行う回路であって、ＦＩＦＯの空き領域の有無を検出するための回路（ＩＮ側比較回路等からなる回路）と、読み出すべきデータの有無を検出するための回路（ＯＵＴ側比較回路等からなる回路）とが独立して設けられている回路として構成しておく。 - 特許庁

The method and apparatus for determining the status of a resource 810 shared by multiple subsystems 802, 804, 806, 808 operating in mutually asynchronous clock domains apply a one-bit counter 814, 818, 822, 826 to each subsystem and synchronize the value of each such bit counter with all asynchronous clocks.例文帳に追加

相互に非同期的なクロックドメイン内で作動する多数のサブシステム（８０２，８０４，８０６，８０８）により共有される資源（８１０）の状態を決定する方法および装置は、各サブシステムに１ビットカウンタ（８１４，８１８，８２２，８２６）を適用し、このような各ビットカウンタの値を全ての非同期クロックと同期させる。 - 特許庁

In a shift register circuit comprising a first transistor Tr1 in which a gate is provided with an input signal, a source is provided with a clock signal, and a drain is connected with an output line, the first transistor Tr1 has a gate-drain capacity larger than a gate-source capacity.例文帳に追加

ゲートに入力信号が与えられ、ソースにクロックが入力され、ドレインに出力線が接続される第１のトランジスタＴｒ１を備えたシフトレジスタ回路において、この第１のトランジスタＴｒ１として、ゲート−ソース間容量よりゲート−ドレイン間容量の方が大きいものが用いられているシフトレジスタ回路である。 - 特許庁

An SSC count value obtained by counting the number of spread spectrum clocks SSC_CLK for the fixed period is held in a counter buffer 51 and compared with various thresholds stored in a setting register 53 via a comparator circuit 55, and thereby a frequency level of the spread spectrum clock SSC_CLK at that time point is detected.例文帳に追加

その一定期間にスペクトラム拡散クロックＳＳＣ＿ＣＬＫを計数して得られたＳＳＣカウント値をカウンタバッファ５１に保持して、設定レジスタ５３に記憶された各種閾値と比較回路５５を介して比較することにより、その時点におけるスペクトラム拡散クロックＳＳＣ＿ＣＬＫの周波数レベルを検知することができる。 - 特許庁

An RZ-DQPSK transmitter includes an electronic circuit for generating an RZ pulse train on the basis of a clock signal and transmission data, and a Mach-Zehnder modulator for receiving light from a light source and the RZ pulse train and outputting an RZ modulated optical signal, and is configured to dispense with an RZ modulator.例文帳に追加

ＲＺ−ＤＱＰＳＫ送信器において、クロック信号及び送信データに基づいてＲＺパルス列を発生させる電子回路と、光源からの光及び前記ＲＺパルス列を入力され、ＲＺ変調された光信号を出力するマッハツェンダ型変調器と、を備え、ＲＺ変調器を省略する構成とする。 - 特許庁

In this reception circuit which receives a serial signal, an error rate is minimized by optimizing a clock signal becoming momentum for the reception circuit to introduce data in transmission/reception circuit connection, power turning-on or normal operation with respect to deviation of a regular effective data period appearing in a reception signal.例文帳に追加

シリアル信号を受信するが、受信信号にあらわれる規則的な有効データ期間のずれに対して、受信回路がデータを取り込む契機となるクロック信号を送信・受信回路接続時、電源投入時または通常動作時に最適化することでエラーレートが最小となる受信回路を提供することができる。 - 特許庁

To provide a method of manufacturing a package which can form a through electrode without a continuity defect while maintaining airtightness inside a cavity by suppressing the generation of a gap in glass after being fired, and a piezoelectric vibrator, an oscillator, an electronic device and a radio controlled clock manufactured by the manufacturing method.例文帳に追加

焼成後のガラスに空隙が発生するのを抑制することにより、キャビティ内の気密を維持しつつ導通不良のない貫通電極を形成することができるパッケージの製造方法、およびこの製造方法により製造された圧電振動子、発振器、電子機器および電波時計を提供する。 - 特許庁

The control device 30 calculates an evaluation value (accumulation value S) indicating a degree of deterioration of the battery MB on the basis of a temperature history of the battery MB or a drive history of the vehicle and controls the battery 42 so as to set a charging current IC applied to the battery MB on the basis of the charge completion clock time and the evaluation value.例文帳に追加

制御装置３０は、バッテリＭＢの温度履歴または車両の走行履歴に基づいてバッテリＭＢの劣化度を示す評価値（積算値Ｓ）を算出し、充電終了時刻および評価値に基づいてバッテリＭＢへの充電電流ＩＣを設定するように充電器４２を制御する。 - 特許庁

An element value of at least one kind of element 3, which determines a filter characteristic of this filter circuit 2, is varied based on the output of a ΣΔ modulator 1, which sigma-delta modulates a digital code input (Code) based on an operation clock CLK, or a signal through a decoder 4 which performs a code-conversion to the output of the ΣΔ modulator 1.例文帳に追加

フィルタ回路２のフィルタ特性を決定する少なくとも１種の素子３の素子値を、動作クロックＣＬＫに基づきデジタルコード入力Ｃｏｄｅをシグマデルタ変調するΣΔ変調器１の出力、或いは該ΣΔ変調器１の出力をコード変換するデコーダ４を介した信号に基づき変化させる。 - 特許庁

In forward shifting, a clock signal/CLK to be supplied to the unit shift register SR_n in the last stage is maintained in a non-active level in a period from an end time t_3 of an activation period of an output signal G_n of the unit shift register SR_n in the last stage till a time t_1 at which the start pulse SP is activated in the next frame period.例文帳に追加

順方向シフト時には、最後段の単位シフトレジスタＳＲ_nの出力信号Ｇ_nの活性期間が終わる時刻ｔ_3から、次のフレーム期間にスタートパルスＳＰが活性化される時刻ｔ_1までの間、最後段の単位シフトレジスタＳＲ_nに供給するクロック信号／ＣＬＫは非活性レベルに維持される。 - 特許庁

The test circuit 30 is used for shipping test of the 8 pin microcomputer, and outputs from the 2 input Ex-OR circuit EX1 a test enable signal Test Enable being a "High" level signal based on the test clock signal TCLK input from the terminal Pad 1 being the test terminal.例文帳に追加

テスト回路３０は８ピンマイコンの出荷テストなどを行うときに使用され、テスト端子である端子Ｐａｄ１から入力されるテストクロック信号ＴＣＬＫにもとづいて、２入力Ｅｘ−ＯＲ回路ＥＸ１から“Ｈｉｇｈ”レベルの信号であるテストイネーブル信号Ｔｅｓｔ Ｅｎａｂｌｅが出力される。 - 特許庁

The signal for this frequency is generated through synthesisation from stable reference signal source such as a crystal oscillator, and the like, and used as the clock for recording.例文帳に追加

ノイズの影響を受けやすいウォブル信号から記録系クロック信号を作るのではなく、ウォブル信号に変調されて記録されているアドレス情報から必要な記録系クロック周波数を算出し、この周波数の信号を水晶振動子等の安定な基準信号源からシンセサイズ方式で生成して記録系クロックとして使用する。 - 特許庁

The slave device measures the pulse width of the strobe signal STB, detects whether the slave address according to the pulse width and its own slave address accord, and decides the data of a prescribed number of bits taken in by a serial data signal SDATA and a synchronous clock signal SCK when according.例文帳に追加

スレーブ装置では、ストローブ信号ＳＴＢのパルス幅を測定するとともに、そのパルス幅に応じたスレーブアドレスと自身のスレーブアドレスとが一致するか否かを検知し、一致する時に、シリアルデータ信号ＳＤＡＴＡおよび同期クロック信号ＳＣＫによって取り込んだ所定ビット数のデータを確定する。 - 特許庁

The image processing unit utilizes for the tomosynthesis of the diagnostic image an accurate and economic digital simulator of the radiographic film speed, including a digital frequency synthesizer fed with film cassette speed digital input and high resolution clock signal, ensuring accurate and reproducible phase continuity of the output frequency signal.例文帳に追加

画像処理ユニットは、診断画像のトモシンセシスに対し、フィルムカセッテスピードデジタル入力および高解像度クロック信号が供給されるデジタル周波数シンセサイザを含む、Ｘ線撮影フィルムスピードの正確で経済的なデジタルシミュレータを利用して、出力周波数信号の正確で再現性のある位相連続性を確保する。 - 特許庁

To provide a crystal oscillation circuit, a clock device and a measuring instrument, with which the highly accurate frequency output with high frequency stability can be obtained while using the crystal oscillator of low power consumption and low cost, power consumption is reduced and costs are reduced while being miniaturized without requiring work for calibrating an oscillation frequency.例文帳に追加

低消費電力で低コストな水晶発振器を用いて、周波数安定度の高い高精度な周波数出力が得られ、発振周波数を校正する作業の必要がない小型でかつ低消費電力で低コストな水晶発振回路および時計装置および計測装置を提供する。 - 特許庁

To provide an identification voltage control circuit and method of a clock data reproducing circuit with an identification voltage applying function capable of optically controlling an identification position at each light receiving level, and improving error rate characteristics compared with a conventional identifying circuit to which an identification point is fixed, and preventing any floor from being generated.例文帳に追加

各受光レベルで識別位置を最適に制御することができ、識別点が固定されていた従来の識別回路に比べてエラーレート特性が改善され、フロアーを生じることがなくなる識別電圧付与機能付きクロックデータ再生回路の識別電圧制御回路と識別電圧制御方法を提案する。 - 特許庁

To provide a design method for a synchronizing circuit by which the circuit can be divided entirely at random and an EMI noise caused by a peak current is prevented from increasing because of an increased peak current at clock leading or training with an increase in the circuit scale with respect to the design of the LSI synchronizing circuit.例文帳に追加

ＬＳＩ同期回路の設計に関して、回路を全くランダムに分割でき、回路規模が増大するに従い、クロックの立上がり、または立下がり時のピーク電流が大きくなり、ピーク電流に起因するＥＭＩノイズが増大するのを防ぐことができる同期回路の設計方法を提供する。 - 特許庁

To provide an information providing system using emotional rhythm capable of providing information adapted to emotional rhythm of a person, changing delicately, and matching by utilizing the emotional rhythm as a biological clock of the person without providing the information of persons whose taste coincides simply irrespective of time axis.例文帳に追加

時間軸に関係なく単純に嗜好が合致するものの情報を提供するのではなく、人間の生物時計としての感情リズムを利用してその人の感情リズムに適応して微妙に変化してマッチする情報を提供することができる感情リズムを用いた情報提供システムの提供を目的とする。 - 特許庁