「clock」に関連した英語例文の一覧と使い方(499ページ目) - Weblio英語例文検索

In the respective circuits 1, pulse signals whose pulse widths are modulated by pulse width modulation circuits which are constituted respectively of a counter counting the clock signal and a comparator circuit comparing the counted value of the counter with the luminance data are generated and pulse currents are made to flow through LEDs of respective pixels in accordance with these pulse currents to emit light.例文帳に追加

各パルス幅変調回路１には上記クロック信号を計数するカウンタと、上記カウンタの計数値を輝度データと比較する比較回路によって構成されたパルス幅変調回路によりパルス幅変調されたパルス信号が生成され、このパルス信号に応じて各画素のＬＥＤにパルス電流が流れて発光する。 - 特許庁

A serial controller 127 starts a communication processing with a scanner unit via a scanner I/F 140, while power is supplied by an instruction of a CPU 112, and when no response is obtained from a scanner part, even after a prescribed time elapses, a clock signal to a scanner controller in a main controller 111 is interrupted by the instruction of the CPU 112.例文帳に追加

電源オン時にＣＰＵ１１２の指示によりシリアルコントローラ１２７にスキャナＩ／Ｆ１４０を介してスキャナユニットと通信処理を開始させ、所定時間経過してもスキャナ部から応答がなかった場合にはＣＰＵ１１２の指示によりメインコントローラ１１１内のスキャナコントローラへのクロック信号を遮断する。 - 特許庁

A master station output section 135 selects a latter half of one period of a clock signal to have a level of a power supply voltage Vx and selects a control signal area resulting from time-dividing the first half to have a level Vx/2 or a simulating ground level 0+ so as to provide an output of a serial pulse voltage signal with a control data signal superimposed thereon.例文帳に追加

親局出力部１３５は、クロックの１周期の後半を電源電圧Ｖｘのレベルとし、その前半を時分割した制御信号エリアをレベルＶｘ／２又は擬似的なグランドレベル０＋とすることで、制御データ信号を重畳した直列のパルス状電圧信号を出力する。 - 特許庁

A stable sampling clock without little performance deterioration is generated by producing a horizontal mask pulse from results obtained by measuring a horizontal synchronous periodical time of a certain particular scanning line which is not affected by an undesired serrated pulse, etc., extracting only a desired horizontal synchronous pulse and in addition, shortening a hold period of a PLL circuit to the utmost.例文帳に追加

不要な切り込みパルス等の影響を受けないある特定の走査線の水平同期周期時間を測定した結果から水平マスクパルスを作成し必要な水平同期パルスのみを抜取り、加えてＰＬＬ回路のホールド期間を極力短くすることより、安定的で性能劣化の少ないサンプリングクロックを発生する。 - 特許庁

The voltage booster circuit supplies a reference voltage, a power voltage and a boosting clock signal to a boosting means, provided with first and second transistors, a first capacitor, a first driving circuit, a second capacitor, a first control part and a second control part, and the circuit generates second voltage obtained by boosting the power voltage.例文帳に追加

昇圧回路は、第１及び第２トランジスタと、第１コンデンサと、第１駆動回路と、第２コンデンサと、第１制御部と、第２制御部とを具備する昇圧手段に、基準電圧と、電源電圧と、昇圧クロック信号とを供給して、電源電圧を昇圧した前記第２電圧を生成する。 - 特許庁

Serial data DT1 to DT3 to be transmitted include a first data term (display term) TDSPL and a second data term (blank term) TBLNK, and a reference clock REFCLK to be transmitted in parallel with the serial data DT1 to DT3 has a different duty ratio for the first data term from that for the second data term.例文帳に追加

伝送すべきシリアルデータＤＴ１〜ＤＴ３は第１のデータ期間（表示期間）ＴＤＳＰＬと第２のデータ期間（ブランク期間）ＴＢＬＮＫとを含み、シリアルデータＤＴ１〜ＤＴ３と並列に伝送される参照クロックＲＥＦＣＬＫは、第１のデータ期間と第２のデータ期間とでデューティ比が異なる。 - 特許庁

In an extension board 101, a CPU 102 starts by the lowest clock frequency when a power is supplied, and acquires the power supply information of a power supply information holding means 23 and the extension equipment connection information of an extension equipment connection information holding means 25 from a printer 1 through an extended I/F 24.例文帳に追加

拡張ボード１０１では、電源投入時、最低クロック周波数で立ち上がり、ＣＰＵ１０２は、拡張Ｉ/Ｆ２４を介して、印刷装置１から電力供給情報保持手段２３の電力供給情報、及び、拡張機器接続情報保持手段２５の拡張機器接続情報を取得する。 - 特許庁

As a number-of-interface deciding device 100, information obtaining units 112-118 for respectively obtaining data directional characteristic information J2, clock information J4 showing frequency of the system operation, verification mode information J6 per each verification item, and access information J8 related to the time when inputting/outputting the data are provided.例文帳に追加

インタフェース数決定装置１００ として、データ方向性情報Ｊ２、システム動作の周波数を示すクロック情報Ｊ４、検証項目ごとの検証モード情報Ｊ６、データの入出力が行なわれている時刻に関するアクセス情報Ｊ８をそれそれ取得する情報取得部１１２ 〜１１８ を設ける。 - 特許庁

The sensor unit 18 has a delay circuit 29 for outputting a synchronizing signal SS delayed by a delay quantity set by a delay quantity setting unit 27, and a drive pulse generator 20 generates a second storage period signal S2 based on the synchronizing signal delayed by the delay circuit 29 and the reference clock CR.例文帳に追加

センサユニット１８においては、同様に、遅延回路２９が同期信号Ｓ___Sを遅延量設定部２７により設定された遅延量分遅延させて出力し、駆動パルス発生部２０が遅延回路２９により遅延された同期信号および基準クロックＣ_Rに基づき第２の蓄積期間信号Ｓ_2を発生する。 - 特許庁

The selection driver 1-1 has a shift register 5 for successively transferring the selection signals to multiple stages of the registers by receiving the supply of a shift clock, and a plurality of switches 7 for controlling the supply of the selection signals to a plurality of the selection lines by being connected to the output of the register of each stage of the shift register 5.例文帳に追加

選択ドライバ１−１は、シフトクロックの供給を受け、複数段のレジスタに順次選択信号を転送するシフトレジスタ５と、このシフトレジスタ５の各段のレジスタの出力に対しそれぞれ接続され複数の選択ラインへの選択信号の供給を制御する複数のスイッチ７有する。 - 特許庁

The delay amount of a delay element 25 is adjusted such that a loop delay of a loop which returns to an input terminal 21 from an input terminal 20 of an AND circuit 24 through a NAND output terminal 23 is a delay for an "n + 1/2" period (n is integer ≥0) of an output clock signal.例文帳に追加

論理積回路２４の入力端子２０から否定論理積出力端子２３を通じて該入力端子２１へ帰還するループのループ遅延が、出力クロック信号の「ｎ＋１／２」周期（ｎは０以上の整数）分となるような遅延を与えるよう、遅延素子２５の遅延量を調整する。 - 特許庁

The operated button in any out of the plural click buttons is easily confirmed, and the trouble in the switch system of the click button is discriminated clearly from that in the computer side, by providing a click sound generating means for generating clock sounds different respectively in their tone qualities when the left and right click buttons of a mouse device are pressed.例文帳に追加

マウス装置の左、右クリックボタンを押下した際に、それぞれ異なる音質のクリック音を発生するクリック音発生手段を筐体内に設けることにより、複数のクリックボタンのいずれを操作したのか容易に確認することができ、また、故障がクリックボタンのスイッチ系にあるのか、コンピュータ側にあるのかを明確にできる。 - 特許庁

In this analog clock 1 composed of the movement frame 2 and the analog mechanism module 3 incorporated into the movement frame 2, the movement frame 2 has an inward projecting projection 5 and a projection recessed part 6, and is constituted so as to position the analog mechanism module 3 by deformation of the projection 5 and the projection recessed part 6.例文帳に追加

ムーブメント枠２およびムーブメント枠２に組み込まれるアナログ機構モジュール３から構成されるアナログ時計１において、ムーブメント枠２は内側に向けて突出する突起５および突起凹部６を備え、突起５および突起凹部６の変形によりアナログ機構モジュール３の位置決めがなされる構成とした。 - 特許庁

When the temporal fluctuations caused by time inversion or skip occurrence is detected from reference time information from a reference clock 22 by a time-managing device 21, before the correction of system time, that time fluctuation information is reported from the time managing device 21 to plural pieces of terminal equipment PS1-2 to PSN-2.例文帳に追加

時刻管理装置２１にて基準時計２２からの基準時刻情報から時刻逆転もしくは飛び越し発生による時刻変動を検出すると、その時刻変動情報は、システム時刻の較正前に、時刻管理装置２１から複数の端末装置ＰＳ１−２〜ＰＳＮ−２に通知される。 - 特許庁

To prevent signal charge from overflowing in a vertical transfer section and a horizontal transfer section with addition of the signal charge, without increasing a frequency of a vertical transfer clock, when adding the signal charge in the vertical transfer section and in the horizontal transfer section while performing a line thinning-out operation.例文帳に追加

ライン間引き動作を行いつつ垂直転送部内および水平転送部内で信号電荷の加算を行う際に、垂直転送クロックの周波数を高くすることなく、信号電荷の加算に伴う垂直転送部および水平転送部での信号電荷の溢れを未然に防止できるようにする。 - 特許庁

An offset estimate section 15 compensates a drift component from a unidirectional delay of the arrival time stored in the packet arrival time storage section 13 on the basis of the estimate value of the clock rate and calculates an offset estimate value by using an average of the arrival times included from a minimum value of drift component compensation values within a prescribed range.例文帳に追加

オフセット推定部１５は，クロックレートの推定値をもとにパケット到着時刻記憶部１３の到着時刻の片方向遅延からドリフト成分を補償し，ドリフト成分を補償した値の最小値から所定の範囲に含まれる到着時刻の平均値を用いてオフセット推定値を算出する。 - 特許庁

A speed detector 6 detects the reading speed of the information signal by an input from a voltage control oscillator 5 and gain corresponding to the speed is designated by a gain command unit 7 to change-over the output current of a charge pump 4 so that the loop gain of the clock extracting circuit is made to be the desired operation point.例文帳に追加

速度検出器６で電圧制御発振器５からの入力により情報信号の読み取り速度を検出し、その速度に応じたゲインをゲイン指令器７で指定してチャージポンプ４の出力電流を切り替えることによって、自動的にクロック抽出回路のループゲインが所望の動作点になるよう構成する。 - 特許庁

The internal signal observation device has a data capture part, a signal selecting means, a preset counter, a counter overflow terminal and an output terminal, and outputs a number of pieces of internal information from a limited number of test terminals by capturing data with a sampling clock and outputting internal signals on a time-division basis.例文帳に追加

データキャプチャ部と信号選択手段とプリセットカウンタとカウンタオーバフロー端子と出力端子を有し、複数の内部信号をサンプリングクロックでデータキャプチャ後、時分割出力することにより限られた本数のテスト端子から多数の内部情報を出力することを特徴とした内部信号観測装置。 - 特許庁

The sensor unit 17 has a delay circuit 28 for outputting a synchronizing signal SS delayed by a delay quantity set by a delay quantity setting unit 26, and a drive pulse generator 19 generates a first storage period signal S1 based on the synchronizing signal delayed by the delay circuit 28 and a reference clock CR.例文帳に追加

センサユニット１７においては、遅延回路２８が同期信号Ｓ_Sを遅延量設定部２６により設定された遅延量分遅延させて出力し、駆動パルス発生部１９が遅延回路２８により遅延された同期信号および基準クロックＣ_Rに基づき第１の蓄積期間信号Ｓ_1を発生する。 - 特許庁

A cogeneration system 1 is equipped with a cogeneration device unit 3, which consists of the cogeneration device 30, auxiliary equipment 73, 83, and a real-time clock 38 for controlling an operation of both 30 and 73, 83; the remote controller 10 which operates an action of the cogeneration unit 3 by remote controlling; and an adjusting part 22.例文帳に追加

コージェネレーションシステム１は、熱電併給装置３０と、補助機器７３、８３と、この両者３０、７３、８３の稼働を管理するリアルタイムクロック３８と、を有する熱電併給装置ユニット３と、熱電併給装置ユニット３の動作を遠隔操作する遠隔操作器１０と、調整部２２とを備える。 - 特許庁

The adjustment module 38 controls the clock frequency by a first frequency with a constant absolute value, when an error is greater than or equal to a threshold after a given period of time elapses or controls it by a second frequency whose absolute value is smaller than that of the first frequency when the error is less than the threshold.例文帳に追加

調節部３８は、所定の期間経過後、誤差がしきい値以上である場合に、絶対値を固定した第１の周波数によってクロック周波数を制御し、誤差がしきい値未満である場合に、第１の周波数の絶対値よりも絶対値の小さい第２の周波数によってクロック周波数を制御する。 - 特許庁

In the clock, where a plate member 300 is fixed to a frame 200 using screws 600, a sponge 700 is fitted between the frame and the plate member, the sponge covers a screwing site 211 of the screws, and at the same time thickness t2 after fitting, is smaller than thickness t1 before fitting by compression.例文帳に追加

ビス６００を用いてフレーム２００に板部材３００を固定してなる時計において、フレームと板部材との間にはスポンジ７００を装着し、スポンジは、ビスの螺入部位２１１を覆うとともに、装着後の厚さｔ_２が装着前の厚さｔ_１よりも小さく、圧縮された状態である構成の時計である。 - 特許庁

The frequency measurement circuit is provided with a frequency divider 9 tat frequency-divides the calibration clock, a counter 4 that counts clocks outputted from the oscillation section and is reset by an output of the frequency divider, a register 5 that latches a prescribed target count value, and a comparator 6 that compares the maximum count of the counter with the target count value.例文帳に追加

周波数計測回路は、校正クロックを分周する分周器９と、発振部の出力するクロックをカウントし、分周器の出力によりリセットされるカウンタ４と、所定の目標カウント値を保持するレジスタ５と、カウンタの最大カウント値と目標カウント値とを比較する比較器６と、を備える。 - 特許庁

Thus, on the basis of this, STC (present time information) generated on the basis of the system clock and time information (PTS) transmitted from the side of an encoder to designate the output timing of the time series data, the output timing of the time series data to be demodulated is made to synchronize with an output timing designated by PTS.例文帳に追加

そのうえで、システムクロックに基づいて生成されたＳＴＣ（現在時刻情報）と、符号化装置側から伝送されて時系列データの出力タイミングを指定する時刻情報（ＰＴＳ）とに基づいて、復調される時系列データの出力タイミングが、ＰＴＳの指定する出力タイミングに同期させるように構成する。 - 特許庁

A counter circuit (CNT) 120 counts a reference delay stage number DREF equivalent to one period of the clock, a duty adjustment circuit (DUTY-ADJ) 130 calculates a delay setting stage number DREFH on the basis of the reference delay stage number DREF and outputs it to the programmable delay line (DL-MTX) 140.例文帳に追加

カウント回路（ＣＮＴ）１２０は、クロックの１周期に相当する基準ディレイ段数ＤＲＥＦをカウントし、デューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３０は、基準ディレイ段数ＤＲＥＦに基づいてディレイ設定段数ＤＲＥＦＨを算出し、プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０へ出力する。 - 特許庁

The stable sine wave driving with low noise and prevented from the interference of switching noises can be performed by providing inverter circuits 3A, 3B and 3C and motors 6A, 6B and 6C controlled by respective processors 2A and 2B, which receive a clock signal from an oscillation circuit 1, for converting dc power into ac power.例文帳に追加

発振回路１からのクロック信号を受けるプロセッサ２Ａ、２Ｂのそれぞれに制御され、直流電力を交流電力に変換するインバータ回路３Ａ、３Ｂ、３Ｃ、モータ６Ａ、６Ｂ、６Ｃを設けることにより、低騒音でかつ、スイッチングノイズの干渉を防いだ安定な正弦波駆動を可能とする。 - 特許庁

In a magnetic disk system, operation clock frequencies of buffer-lock and the other of a magnetic disk device are made different for each SCSI ID, frequency bands of the noise radiation from the magnetic disk are made different for each magnetic disk device, and the device is constituted so that the superimposed noise does not reach a high level even if radiated.例文帳に追加

磁気ディスクシステムにおいて、磁気ディスク装置のバッファクロックその他の動作クロック周波数を、ＳＣＳＩ ＩＤ毎に、異なった周波数として、磁気ディスク装置から発生する放射ノイズの周波数帯域を、磁気ディスク装置毎に異なるようにし、放射ノイズが重畳されても高いレベルとならないようにする。 - 特許庁

Therefore, when signals of the state detection terminal 18 and the clock terminal 16 coincide with each other, the battery pack 1 and the electronic equipment 50 are determined to be physically connected, and when the two signals do not coincide, the battery pack 1 and the electronic equipment 50 are determined not to be physically connected.例文帳に追加

したがって、状態検出端子１８およびクロック端子１６の信号が一致した場合には、電池パック１および電子機器５０が物理的に接続されていると判断し、２つの信号が一致しない場合には、電池パック１および電子機器５０が物理的に接続されていないと判断する。 - 特許庁

The portable telephone set is provided with an infrared remote control hardware block for generating a pulse code for remote control by using a system CPU and a system clock and for modulating the pulse code for remote control into a carrier and an infrared light emitting part for sending the carrier generated by the relevant infrared remote control hardware block to an object.例文帳に追加

携帯電話機に、システムＣＰＵとシステムクロックとを使用して、リモコン用パルスコードを生成し、該リモコン用パルスコードを搬送波に変調する赤外線リモコンハードウェアブロックと、当該赤外線リモコンハードウェアブロックにより生成された搬送波を対象物に送出する赤外線発光部と、を備えて構成する。 - 特許庁

A CML-to-CMOS converter circuit includes: the limiting differential amplifier 214; a low-pass filter for generating a measurement of the duty cycle of the single ended clock signal; and a second differential amplifier for (i) comparing the measurement value with a reference voltage and (ii) generating a differential bias current signal in response to the comparison.例文帳に追加

ＣＭＬ−ＣＭＯＳ変換器回路は、制限差動増幅器２１４と、シングルエンドクロック信号のデューティサイクルの測定値を発生するための低域フィルタと、（ｉ）測定値を基準電圧と比較し、（ｉｉ）比較に応じて差動バイアス電流信号を発生するための第２の差動増幅器とを含む。 - 特許庁

At least either the natural frequency of a structure or the response magnification of the natural frequency is measured by at least either an acceleration clock 1, a force sensor 16 and at least either one of a frequency response function calculating part 3, a natural frequency determining part 5 and a response magnification determining part 7.例文帳に追加

加速時計１、力センサ１６および周波数応答関数算出部３と、固有振動数判定部５および応答倍率判定部７の少なくともいずれか一方とにより、構造物の固有振動数およびこの固有振動数の応答倍率の少なくともいずれか一方を測定する。 - 特許庁

A control section of the mobile terminal 10 executes arithmetic operations on the basis of the entered UIM lock release code and information required for UIM lock release, and when the mobile terminal 10 determines that the arithmetic result satisfies a specified condition, the mobile terminal 10 transmits a UIM clock release request message to the communication control apparatus 40 (T1).例文帳に追加

移動端末１０の制御部は、入力されたＵＩＭロック解除コード及びＵＩＭロック解除に必要な情報を基に演算を実行し、その演算結果が特定の条件を満たすと判定された場合、移動端末１０は、通信制御装置４０にＵＩＭロック解除要求メッセージを送信する（Ｔ１）。 - 特許庁

Also, when the clock signal CK1 of CK2 is varied to a high level, an output signal of the next stage is made a high level, electric charges accumulated in the wiring capacity Ca are discharged by turning on the TFT 23, while an output signal being made a high level by turning on the TFT 24 is reset.例文帳に追加

また、クロック信号ＣＫ２またはＣＫ２がハイレベルに変化したとき、その次の段の出力信号がハイレベルとなり、ＴＦＴ２３がオンすることにより配線容量Ｃａに蓄積された電荷が放出されると共に、ＴＦＴ２４がオンすることによりハイレベルとなっていた出力信号がリセットされる。 - 特許庁

Thus, since the input voltage of a VCO inside the clock reproduction circuit 103 is held at the same potential as the one at the time of the reception even during the transmission, the pull-in time of a PLL at the time of the reception can be shortened and as a result, the preamble period at the head of reception data is reduced.例文帳に追加

これにより送信中もクロック再生回路１０３の内部のＶＣＯの入力電圧が受信時と同じ電位に保持されているため、受信時のＰＬＬの引き込み時間を短縮することが可能となり、その結果、受信データの先頭のプリアンブル期間を減少させることができる。 - 特許庁

To provide an electrical apparatus stopping the drive of a clock oscillator of a main control part in an electric power saving operation mode and of executing control instruction transmitting processing for transmitting a control instruction to an auxiliary control part by the main control part with respect to each passage of predetermined time in the electric power saving operation mode.例文帳に追加

省電力動作モード中に主制御部のクロック発振器の駆動を停止させることができ，且つ，省電力動作モード中における所定時間の経過ごとに主制御部が副制御部に制御指示を伝達するための制御指示伝達処理を実行することができる電気機器を提供すること。 - 特許庁

An adder 3 adds the in-phase-side signal after oversampling with the quadrature-side signal with one clock delayed, and a band pass filter 4 subjects the added signal to filter processing having raised cosine roll-off characteristics in which a frequency band with a predetermined width from the center of modulated frequency on a frequency axis is cut-off frequency.例文帳に追加

加算器３は、オーバーサンプリング後の同相側信号と１クロック分遅延した直交側信号とを加算し、バンドパスフィルタ４は、加算後の信号に対し、周波数軸上において変調周波数の中心から所定幅の周波数帯を遮断周波数としたレイズドコサイン・ロールオフ特性を有するフィルタ処理を行う。 - 特許庁

A phase information switch circuit 12 selects digital phase information 801 in a regular state, stored digital phase information 901 when the clock is switched and stored best phase information 1001 during long hold-over based on the output hold-over control signal 131 of a control signal generating circuit 13 and transmits it as selected digital phase information 140.例文帳に追加

位相情報切替回路12は、制御信号生成回路13の出力ホールドオーバ制御信号131に基づき、通常状態ではディジタル位相情報801を、クロック切替時には記憶ディジタル位相情報901を、長期ホールドオーバ中は記憶最良位相情報1001を選択して選択ディジタル位相情報140として送出する。 - 特許庁

The DSP 51 supplies a serial clock signal SCK and and a word synchronizing signal WS to all A/D converters 53, shift registers 54, and latch circuits 55 of the respective ASICs 52 individually, and parallel inputs of A/D values and parallel outputs of PWM values, and further data of them are transferred in synchronism with those signals.例文帳に追加

ＤＳＰ５１から、シリアルクロック信号ＳＣＫ及びワードシンク信号ＷＳが、各ＡＳＩＣ５２におけるすべてのＡ／Ｄ変換器５３、シフトレジスタ５４及びラッチ回路５５に個々に供給され、これらの信号に同期して、Ａ／Ｄ値のパラレル入力及びＰＷＭ値のパラレル出力、さらには、これらのデータの転送がなされる。 - 特許庁

An electronically controlled mechanical clock is provided with a voltage control oscillator having a generator for generating electric power by a rotor for rotating with a spiral spring as a driving source and a brake circuit for controlling a rotational period of the generator, and a rotation control means for controlling the rotational period of the generator by controlling the brake circuit.例文帳に追加

電子制御式機械時計は、ゼンマイを駆動源にして回転するロータにより発電する発電機および発電機の回転周期を制御するブレーキ回路を備えた電圧制御発振器と、ブレーキ回路を制御して発電機の回転周期を制御する回転制御手段とを備える。 - 特許庁

Further, the circuit has an oscillator circuit having a resistor load type inverter 10 operative with an external power voltage inputted via an external power terminal as a power voltage, to feed an operating clock to the booster circuit to normally operate the booster circuit 12 until the oscillation by the CMOS inverter 2 is stable.例文帳に追加

また、外部電源端子から入力される外部電源電圧を電源電圧として動作し、ＣＭＯＳ型インバータ２による発振が安定するまで昇圧回路１２を正常動作させるために昇圧回路１２へ動作クロックとして供給する抵抗負荷型インバータ１０による発振回路を設ける。 - 特許庁

When a low power consumption control circuit 18 receives a signal from a key detection switch 19 and sets ECU 11 to a sleep mode, a mode control signal PA is set to a low level, the oscillation operation of the ring oscillator is stopped, and the output of the multiplication clock signal POUT from the frequency multiplication circuit 17 is stopped.例文帳に追加

そして、低消費電力制御回路１８がキー検出スイッチ１９からの信号を受けてＥＣＵ１１をスリープモードにする場合には、モード制御信号ＰＡをロウレベルにしてリングオシレータの発振動作を停止させて周波数逓倍回路１７からの逓倍クロック信号ＰOUT の出力を停止させる。 - 特許庁

To provide a battery-less IC card operable both in contact and non-contact modes, which suppresses deterioration in throughput of a co-processor and achieves high-speed processing even in the non-contact mode where a clock frequency is lowered to save power consumption.例文帳に追加

接触方式と非接触方式とのいずれの方式でも動作可能なバッテリレスのＩＣカードにおいて、低消費電力化のために非接触環境時にクロック周波数を下げ場合にも、コプロセッサの処理性能の低下を抑え、非接触環境時でも高速処理を可能とするＩＣカードを提供する。 - 特許庁

The digital beam forming antenna apparatus comprises a plurality of antennas 1, an RF switch 13, one-system RF amplifier 2, one-system downconverter section 6, an A/D converter 8, a memory 14, an interpolation section 16, a clock generator 15, and a digital signal processing section 12.例文帳に追加

ディジタルビームフォーミングアンテナ装置であって、その構成要素が、複数のアンテナ１と、１個のＲＦスイッチ１３と、１系統のＲＦアンプ２と、１系統のダウンコンバータ部６と、１個のＡ／Ｄ変換器８と、メモリ１４と、補間部１６と、クロック発生器１５と、ディジタル信号処理部１２とを備えて構成されている。 - 特許庁

A clock cannot be stopped conventionally to hold the stored content, but in this apparatus a second buffer RAM 23 is provided to preserve data such as the TOC data that are also used after recovering from the sleep mode, and the buffer RAM 7 is not refreshed in the sleep mode and the stored content thereof is erased.例文帳に追加

従来この記憶内容を保持するためにクロックを停止する事が出来なかったが、ＴＯＣデータのようなスリープモードから復帰したあとも使用するデータを保存するための、第２のバッファＲＡＭ２３を設け、バッファＲＡＭ７はスリープモード時にはリフレッシュせずに記憶内容を消去してしまう。 - 特許庁

A fraudulence prevention circuit I is provided with the first counter 54 which updates its counter value per updating cycle of the internal clock output from an oscillation circuit 53 and a register 55 for storing the counter value of the first counter 54 when the signal level of the start operation signal (illegal start operation signal N1) shifts to a different position.例文帳に追加

不正防止回路Ｉは、発振回路５３が出力する内部クロックの更新周期毎にカウンタ値を更新する第１カウンタ５４と、開始操作信号（不正開始操作信号Ｎ１）の信号レベルが異なる状態に遷移したときに第１カウンタ５４のカウンタ値を記憶するレジスタ５５を備える。 - 特許庁