「layout process」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

To realize reduction in area of a semiconductor storage device, having a plurality of mixed memories having different functions and also to realize simplification of its layout and process.例文帳に追加

互いに機能が異なる複数のメモリが混載されてなる半導体記憶装置の面積の低減を図ると共に、レイアウト及びプロセスの単純化を図る。 - 特許庁

To realize the function of printing documents which require a layout process and the function of printing image data, without requiring many hardware resources.例文帳に追加

レイアウト処理の必要な文書を印刷する機能と画像データを印刷する機能とを多くのハードウェア資源を必要とせずに実現可能とする。 - 特許庁

To provide a nonvolatile semiconductor memory cell that is manufactured by a single polysilicon process capable of improving reliability while suppressing the increase in layout area.例文帳に追加

レイアウト面積の増大を抑えつつ信頼性を向上させることができる１層ポリシリコンプロセスで製造可能な不揮発性半導体メモリセルを提供する。 - 特許庁

Since the finished layout pattern is not a simple set of fixed patterns, a change of process or the like can be quickly coped with in the design object circuit.例文帳に追加

出来上がったレイアウトパターンも単なる固定パターンの集合ではないから、設計対象回路において、プロセスの変更等に迅速に対処することができる。 - 特許庁

To provide a wiring method of a semiconductor integrated circuit device for reliably creating a wiring layout corresponding to a new process on the basis of existing wiring.例文帳に追加

既存の配線を元にして、新しいプロセスに対応した配線レイアウトをより確実に作成する半導体集積回路装置の配線方法を提供する。 - 特許庁

To correct a process model matching with each layout pattern set as the object of the simulation and to enhance the fitting accuracy of a simulation.例文帳に追加

シミュレーションの対象となる個々のレイアウトパターンに合わせてプロセスモデルを補正できるようにすると共に、シミュレーションのフィッティング精度を向上できるようにする。 - 特許庁

In a reference pattern selection process 105, a reference pattern used as a reference for pattern matching is selected for each of the plurality of divided layout pattern groups.例文帳に追加

基準パターン選択工程１０５では、前記複数に分割されたレイアウトパターン群毎に、パターンマッチングの基準となる基準パターンを選択する。 - 特許庁

To provide a method for manufacturing a circuit substrate, in which manufacturing costs are reduced by improving a test pad, and to provide a layout method for parts in a circuit substrate designing process.例文帳に追加

回路基板設計工程において、テストパッド及び部品のレイアウト方法を改善して、製造コストが低くなる回路基板の製造方法を提供する。 - 特許庁

To provide a process cartridge for simply and surely applying bias by reducing restriction on layout for applying the bias, and to provide an image forming apparatus mounting the process cartridge, and a developing cartridge provided on the process cartridge.例文帳に追加

バイアスを印加するためのレイアウト上の制限を低減することができ、簡易かつ確実に、バイアスを印加することのできる、プロセスカートリッジ、そのプロセスカートリッジが装着される画像形成装置、および、そのプロセスカートリッジに設けられる現像カートリッジを提供すること。 - 特許庁

A work information processing apparatus for showing the change of a process with the change of a time is configured to specify a process for each time using process information stored in advance on the basis of a detection value for each time from a position sensor 161 mounted on a worker, and to display a relation between the time and the process on a two-dimensional layout.例文帳に追加

時刻の変化に対する工程の変化を示すことができる作業情報処理装置は、作業者等に取り付けられた位置センサ１６１からの時刻ごとの検出値から予め記憶した工程情報を用いて時刻ごとに工程を特定し、時刻と工程の関係を二次元のレイアウト上に表示する。 - 特許庁

This method includes a floor plan process 100, a process 101 for placing the layouts same as that of the verified chip, in adjacent to upper, lower, left and right parts of the layout of the verified chip, a process 103 for reading a design tool by the restriction of the wafer level burn examination, and a process 104 for verifying a design rule.例文帳に追加

フロアプラン工程１００と、被検証チップのレイアウトと同一のレイアウトを被検証チップのレイアウトの上下左右にそれぞれ隣接させて配置する工程１０１と、ウェハレベルバーンイン検査の制約によるデザインルールを読み込む工程１０３と、デザインルールを検証する工程１０４とを含む。 - 特許庁

To provide layout designing means for semiconductor devices, whereby layout designing can be performed by properly evaluating the extent of plasma damages in each of a plurality of process steps, without increasing the number of manufacturing processes or complicating a manufacturing apparatus.例文帳に追加

製造工程数の増加や製造装置の複雑化を伴うことなく、複数の工程におけるプラズマ損傷の度合いを適切に評価してレイアウト設計を行うことができる半導体装置のレイアウト設計手段を提供すること。 - 特許庁

This method includes a step G01 for describing the pattern forming process in accordance with at least one layout parameter, a step G03 for making the distribution of at least one parameter discrete, a step G05 for providing an error correction table linking the correction of layout with at least one parameter and a step G06 for correcting the layout by applying correction in the table to the layout at least once.例文帳に追加

この方法は、少なくとも１つのレイアウト・パラメータに応じてパターン形成プロセスを記述するステップと、前記少なくとも１つのパラメータの分布を離散化するステップと、レイアウト修正を前記少なくとも１つのパラメータに連係させる誤差補正テーブルを提供するステップと、前記テーブル内の前記修正を前記レイアウトに少なくとも１回適用することによってレイアウトを補正するステップとを含む。 - 特許庁

The method has a process of laying out a trench pattern along the <100> orientation of a (100) silicon substrate, a process for forming a trench in the (100) silicon substrate, based on the trench pattern which is subjected to layout and a process for annealing the (100) silicon substrate, wherein the trench is formed in a low-pressure reducing atmosphere.例文帳に追加

（１００）シリコン基板の＜１００＞方向に沿ってトレンチパターンをレイアウトする工程と、レイアウトされたトレンチパターンに基づき、（１００）シリコン基板にトレンチを形成する工程と、トレンチの形成された（１００）シリコン基板を、低圧還元雰囲気中でアニールする工程を備える。 - 特許庁

The data processor 1 is further equipped with a process time calculating unit 4, wherein the process time calculating unit 4 calculates the data process time for expanding/synthesizing the data of the layout data A to C by using multiple regression formula with the data relating to the "single pattern" and the "repetitive pattern" as variables.例文帳に追加

データ処理装置１はさらに処理時間演算部４を備え、この処理時間演算部４は、上記「単独図形」および「繰り返し図形」に関するデータを変数とする重回帰式を用いて、レイアウトデータＡ〜Ｃのデータを展開・合成するデータ処理の処理時間を算出する。 - 特許庁

To reduce costs by using process units having common specifications for 1st process units 7Y, 7M, 7C, 7K corresponding to a 1st intermediate transfer belt 9 and 2nd process units 40Y, 40M, 40C, 40K corresponding to a 2nd intermediate transfer belt 31 while forming an internal layout balanced in both vertical and horizontal directions.例文帳に追加

鉛直方向と水平方向とでバランスのとれた内部レイアウトにしつつ、第１中間転写ベルト９に対応する第１プロセスユニット７Ｙ，Ｍ，Ｃ，Ｋと、第２中間転写ベルト３１に対応する第２プロセスユニット４０Ｙ，Ｍ，Ｃ，Ｋとで、共通仕様のものを用いてコストダウンを図る。 - 特許庁

To provide a method of automatically generating layout of matched capacitor arrays used in analog/digital converters, digital/analog converters and programmable gain amplifiers among other types of devices, allowing fast and easy migration of an array layout from one process to another and eliminating the manual design work generally associated with capacitor array layout.例文帳に追加

本発明は、とりわけＡ／Ｄ変換器、Ｄ／Ａ変換器、及びプログラマブル利得増幅器に使用される整合キャパシタ配列を、１つのプロセスから他のプロセスへと配列のレイアウトの変換を簡単且つ高速にでき、そしてキャパシタ配列のレイアウトに一般に付随する手作業の設計仕事を無くした、自動化された整合キャパシタ配列の作成方法を提供する。 - 特許庁

To provide a semiconductor memory device in which a bit line sense enable-signal can be generated to be immune from process changes, voltage fluctuations temperature fluctuations or the like without increasing layout area.例文帳に追加

レイアウト面積を増加させないで、工程、電圧、及び温度等の変化に鈍感にビットラインセンスイネーブル信号を発生しうる半導体メモリ装置を提供する。 - 特許庁

To provide a process cartridge and and an image forming apparatus which realize reuse of an IC tag as a primary purpose and have simplified layout as a secondary purpose.例文帳に追加

主な目的は、ICタグを再利用することにあり、副次的な目的はレイアウトの簡素化を図ることができるプロセスカートリッジおよび画像形成装置を提供する。 - 特許庁

To provide an image forming apparatus carrying out a stable and smooth driving transmission to a rotating member of a process means even when a restriction exists related to an apparatus layout, etc.例文帳に追加

装置レイアウト等の関係で制約があっても、プロセス手段の回転部材に対して安定且つ円滑な駆動伝達がなし得る画像形成装置を提供する。 - 特許庁

An image dividing process part 113 analyzes the layout of an input image and performs domain division to divide image elements into partial images for storage in a divided image information DB 117.例文帳に追加

画像分割処理部１１３は入力画像のレイアウトを解析し、画像要素を部分画像に領域分割し、分割画像情報ＤＢ１１７に格納する。 - 特許庁

To provide a system that can consider and compensate for expected process variations during the design and verification procedures so that a layout can be made more effective and easier to manufacture.例文帳に追加

レイアウトが、より効果的で製造しやすいように、設計および検証工程中に、予測されるプロセス変動を考慮し、補正できるシステムを提供すること。 - 特許庁

To provide a pressure detection device having excellent productivity, capable of simplifying a layout design of an electrode part on a circuit board, by simplifying a wire bonding process.例文帳に追加

ワイヤボンディング工程を簡素化することで生産性に優れ、回路基板における電極部のレイアウト設計を簡素化することが可能な圧力検出装置を提供する。 - 特許庁

Then, the floor plan layout in which the use areas are not overlapped is selected with respect to the set process (S68 to S74), and the reconfigurable circuit is reconfigured with corresponding configuration data.例文帳に追加

続いて、セットされたプロセスに対して、使用エリアが重複しないフロアプランレイアウトを選択し（Ｓ６８〜Ｓ７４）、対応するコンフィグデータで再構成可能回路を再構成する。 - 特許庁

To reduce a load on a computer side when performing a process of determining a layout based on image data read by a complex apparatus, on a computer connected to the complex apparatus via a network.例文帳に追加

複合機で読み取った画像データに基づくレイアウトを決定する処理を、複合機とネットワーク接続されたコンピュータ上で行う際に、コンピュータ側の負荷を軽減させる。 - 特許庁

To provide a remote control system which permits change in the layout of an operation screen according to a process, in which the device to be controlled is employed, and to provide a control method for the system.例文帳に追加

被制御装置が使用されている工程に応じて操作画面のレイアウトを変更することが可能なリモート操作システム及びその制御方法を提供する。 - 特許庁

The manufacturing process layout with a backup system is provided with a plurality of main machining machines, a main conveyor, at least one auxiliary machining machine, and a transport control system.例文帳に追加

バックアップシステム付きの製造工程レイアウトであって、複数の主要な加工機械と、メインコンベヤと、少なくとも１つの予備の加工機械と、輸送制御システムとを備える。 - 特許庁

To reproduce a formerly constructed clock tree without redesign even when there is correction of an RTL or a circuit change in a layout process of a semiconductor integrated circuit.例文帳に追加

半導体集積回路のレイアウト工程において、ＲＴＬの修正や回路変更が発生しても、以前に構築したクロックツリーを再設計することなく再現する。 - 特許庁

To provide a manufacturing process layout with a backup system by which a plurality of machining machines having the same functions can mutually back up and production costs can be reduced.例文帳に追加

同じ機能を持った複数の加工機械がお互いにバックアップすることができ、生産費用が減少するような、バックアップシステム付きの製造工程レイアウトを提供すること。 - 特許庁

To provide a high breakdown voltage MOS transistor for simplifying a mask process and reducing a layout area, and to provide a manufacturing method of the high breakdown voltage MOS transistor.例文帳に追加

マスク工程を簡略化しながらも、レイアウト面積を縮小した高耐圧ＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタの製造方法を提供することを目的とする。 - 特許庁

To avoid necessity of management of rotation direction and/or reduction in the visibility of pattern after rotation relating to a rotation operation in layout of process marks formed in a scribe region.例文帳に追加

スクライブ領域に形成するプロセスマークのレイアウト時の回転操作に関し、回転方向の管理の必要性及び／又は回転後のパターン視認性の低下などを回避する。 - 特許庁

To decrease a variation in wiring capacitance caused by a dummy pattern used for a flattening process of an LSI layout pattern, and not to degrade the extraction accuracy of a parasitic element in a design process.例文帳に追加

ＬＳＩレイアウトパターンの平坦化処理に用いるダミーパターンによって生じる配線容量変動を低減すると共に、設計工程における寄生素子抽出精度を可能な限り落とすことがないようにすることを目的とする。 - 特許庁

To minimize the frequency of executing circuit optimization and re-layout in stabilizing the timing of a path by adjusting a delay in the object path when a deviation from the timing is detected in a verification process conducted after layout for a circuit cell and wiring in a semiconductor device.例文帳に追加

半導体装置の回路セルや配線のレイアウト後の検証工程でタイミング違反が検出された場合に目的のパスのディレイを調整してパスのタイミングを収束させる際、回路最適化と再レイアウトの実行回数を可及的に少なくする。 - 特許庁

A semiconductor integrated circuit layout design method comprises a process for storing a function TAP cell having a function inside and constituting a back bias function in a macro cell library used for layout design of the semiconductor integrated circuit.例文帳に追加

本発明は、半導体集積回路のレイアウト設計に用いられるマクロセルライブラリに、ファンクション機能を内部に備えた、バックバイアス機能を構成するためのファンクションＴＡＰセルを格納しておく工程を含む半導体集積回路レイアウト設計方法である。 - 特許庁

A basic label 49 corresponding to each work process generated by a CPU from the storage content of the RAM, and progress labels 42 and 43 showing the status of progress of each work in an identifying manner are stuck on a layout drawing 21 of a layout sheet SB and displayed.例文帳に追加

そして、そのＲＡＭの記憶内容からＣＰＵが生成した作業工程毎に対応する基本ラベル４９と各作業進行状況を識別表示する進捗ラベル４２，４３をレイアウトシートＳＢのレイアウト図面２１上に貼り付け表示する。 - 特許庁

The set input of a layout is received by a keyboard 3, the model data of the layout is read from a storing part 9, and image data on a displayed image is stored in an image data storage area 6a when a prescribed key operation is performed in the process of executing an object program of preparing an operation manual.例文帳に追加

キーボード３によりレイアウトの設定入力を受け付けて、記憶部９から前記レイアウトのひな型データを読み出しておき、オペレーションマニュアルを作成する対象のプログラムの実行中に所定のキー操作があったとき、表示画面のイメージデータをイメージデータ格納領域6aに格納する。 - 特許庁

At the time of combining the page layout function with the bookbinding print function, respective arrangement of a plurality of print data in a specified arrangement order on the spread pages for the book-bound sheet bundle is controlled if the page layout process for the spread pages for the book-bound sheet bundle during bookbinding printing is set.例文帳に追加

ページレイアウト機能と製本印刷機能を組み合わせる場合、製本印刷時に製本体裁の見開きページに対するページレイアウト処理が設定されていると、製本体裁の見開きページに対して複数の印刷データを指定の配置順でそれぞれ配置する制御が行われる。 - 特許庁

A defective portion of a wafer process on a design layout can be extracted by specifying design restriction conditions according to the number of vertexes in a polygonal figure included in a given region of the design layout pattern, as well as the photomask data of the pattern is corrected.例文帳に追加

設計レイアウトパタンの任意の領域内に含まれるポリゴン図形の頂点数に応じた設計制約条件を規定し、該当パタンを抽出することで、設計レイアウト上のウェハプロセスの不具合箇所抽出を可能にするとともに、該当パタンのフォトマスクデータ補正を実施する。 - 特許庁

In a layout process S5, a driver LIB2 including a driver 30A whose output terminal Y2 is set as wiring inhibition is used for replacing the driver 20 in the final stage with the driver 30A.例文帳に追加

レイアウト工程Ｓ５において、出力端子Ｙ２が配線禁止に設定されたドライバ３０Ａを含むライブラリＬＩＢ２を用いて、最終段のドライバ２０をドライバ３０Ａで置き換える。 - 特許庁

To provide a semiconductor device operating at high speed and having a resistive element for showing superior behavior with small variation in resistance, regardless of layout of SMT film, and to provide its production process.例文帳に追加

ＳＭＴ膜のレイアウトに関わらず、抵抗値のバラツキが小さく良好な特性を示す抵抗素子を有し、高速に動作可能な半導体装置及びその製造方法を提供する。 - 特許庁

To provide a process control system capable of eliminating the need for cable layout, therefore, capable of reducing the number of man-hours and costs, and also capable of constructing a system easily.例文帳に追加

ケーブルの敷設を不要とし得、それに伴って必要とされていた多大な工数や費用を削減し得、システムの構築を容易に行うことができるプロセス制御システムを提供する。 - 特許庁

To improve linearity of the current source and improve its characteristics by decreasing the current value error of current source due to process variance, by devising arrangement layout of current source cells.例文帳に追加

プロセスバラツキによる電流源の電流値の誤差を電流源セルの配置レイアウトを工夫することにより低減し、電流源の線形性を向上させその特性を改善する。 - 特許庁

Both masks are defined based on a region (a diffusion region, for example) in a different layer of the integrated circuit layout than the structure (the gate, for example) being created with the phase shifting process.例文帳に追加

これらのマスクはともに、集積回路レイアウトの、位相シフト処理で作成している構造（例えばゲート）とは異なる層中の領域（例えば拡散領域）に基づいて区画される。 - 特許庁

To provide an EMI reducing PLL which can freely control a modulation frequency and a modulation rate although the PLL is not sensitive to the manufacturing process and has low power consumption and small layout area.例文帳に追加

製造プロセスに敏感でなく、低消費電力、小レイアウト面積でありながらも変調周波数及び変調率を自由に制御できるＥＭＩ低減ＰＬＬを提供する。 - 特許庁

To shorten the time required for wiring at automatic pattern layout design of a semiconductor integrated circuit, and to prevent an MOS transistor from being damaged by the effect of a process antenna.例文帳に追加

半導体集積回路の自動パターンレイアウト設計時において、配線作業時間を短縮するとともに、プロセス・アンテナ効果によるＭＯＳトランジスタへのダメージ防止を実現する。 - 特許庁