「p=type」に関連した英語例文の一覧と使い方(160ページ目) - Weblio英語例文検索

To provide compound semiconductor particles containing a crystal phase with a chalcopyrite type crystal structure regardless of fine particles, a method for producing the same, and a dense compound semiconductor film containing a crystal phase with a chalcopyrite type crystal structure as a main crystal phase, having P type properties as a semiconductor element, and also having a uniform composition in the thickness direction.例文帳に追加

微粒であってもカルコパイライト型結晶構造を持つ結晶相を含む化合物半導体粒子とその製法、ならびにカルコパイライト型結晶構造を持つ結晶相が主結晶相であり、半導体素子としてＰ型の特性を有するとともに、厚み方向に対して均一な組成を有する緻密な化合物半導体膜を提供する。 - 特許庁

Since the upper region 3a of the p-type diffusion layers 3 is made narrow, a contact part of the n^--type epitaxial layer 2 with a Schottky electrode 5 is widened and contact resistance between the n^--type epitaxial layer 2 and the Schottky electrode 5 can be reduced while increasing a current passage resulting in low ON resistance.例文帳に追加

また、ｐ型拡散層３の上部領域３ａの幅を狭くしてあるため、ｎ^-型エピ層２のうちショットキー電極５との接触部位を広くとれ、ｎ^-型エピ層２とショットキー電極５との接触抵抗を低減および電流経路の増大を図ることができ、低オン抵抗化を図ることができる。 - 特許庁

The noise cancelling circuit has a noise cancelling element 22 having a gate electrode F formed on an N-type semiconductor layer and an adjacent inter-element isolating region L via a gate insulting film 32 and connected to a gate electrode C of an N-ch MOSFET 4 and a P-type semiconductor layer connected to an output wire D.例文帳に追加

ノイズキャンセル回路は、ゲート絶縁膜３２を介してＮ型半導体層及び隣接する素子間分離領域Ｌ上に形成され、Ｎｃｈ−ＭＯＳＦＥＴ４のゲート電極Ｃに接続されるゲート電極Ｆと、出力配線Ｄに接続されるＰ型半導体層とを備えるノイズキャンセル素子２２を有している。 - 特許庁

Encoding of a macro block of a P-type image comprises a means for preventing a 'skipped macroblock' mode, based on the correlation information which measures the correlation between this macroblock or a macroblock, at the same place in a preceding I or P image, and a macroblock at the same place in a B-type image which is to be encoded next.例文帳に追加

本発明の装置は、Ｐタイプの画像のマクロブロックの符号化について、このマクロブロック又は先行するＩ又はＰ画像の同じ位置のマクロブロックと符号化の順序で次のＢタイプの画像の同じ位置のマクロブロックとの相関を測定した相関情報に基づいて、「スキップド・マクロブロック」モードを防止する手段を含むことを特徴とする。 - 特許庁

The organic electroluminescent display element, having a luminous layer between first and second electrodes, comprises first and second hole-injecting layers between the first electrode and the luminous layer, and a charge-generating layer doped with a p-type dopant between the first and second hole-injecting layers.例文帳に追加

第１電極及び第２電極間に発光層を有する有機発光表示素子において、該第１電極と発光層との間に第１正孔注入層及び第２正孔注入層を備え、該第１正孔注入層と第２正孔注入層との間にＰ型ドーパントでドーピングされている電荷発生層を具備した有機発光表示素子である。 - 特許庁

Unlike conventional techniques wherein ion injection is performed using a resist mask provided at a predetermined distance d from an element separation region end, the resist mask is not misaligned and the distance d from the end of the element separation region 13 is made stable to stably form a p-type impurity region 133.例文帳に追加

素子分離領域端から所定の距離ｄだけ離れるように設けられたレジストマスクを用いてイオン注入ろ行う従来技術のようにレジストマスクの合わせずれが生じることなく、素子分離領域１３の端からの距離ｄを安定化させて、ｐ型不純物領域１３３を安定化して形成することができる。 - 特許庁

Switching loss is lowered and total loss generated can also be lowered, while the on-voltage of the trench type IGBT is kept as low as that of the IEGT by dividing the mesa region held by the trenches into a plurality of p-type base regions and forming the restricted region in the mesa region as the emitter structure.例文帳に追加

トレンチで挟まれるメサ領域内を複数のＰ型ベース領域に分割し、メサ領域内のある限られた領域をエミッタ構造とすることで、トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のままで、スイッチング損失も低くし、トータルの発生損失を低減することができる。 - 特許庁

An N-type diamond semiconductor crystal layer 4, doped with sulfur which serves as donor atoms, is formed through a CVD method on a P-type diamond semiconductor crystal 2 which is formed of high-pressure synthetic diamond doped with boron or natural IIb diamond to form a P-N junction 6.例文帳に追加

ホウ素ドープした高圧合成ダイヤモンド又は天然のＩＩｂ型ダイヤモンドから形成されたｐ型ダイヤモンド半導体結晶２上に、例えばプラズマＣＶＤ法によってドナー原子となるイオウをドープしたｎ型ダイヤモンド半導体結晶層４を成長させてｐｎ接合６を形成したものである。 - 特許庁

To provide a method for manufacturing a semiconductor device capable effectively preventing mutual diffusion in the components between the gate electrodes of n- and p-type transistors in a gate electrode formation process and the subsequent heat treatment process for the method for manufacturing the semiconductor device having a wiring layer substituted for metal and metal silicide.例文帳に追加

金属や金属シリサイドに置換した配線層を有する半導体装置の製造方法に関し、ゲート電極形成過程及びその後の熱処理工程において、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極との間における構成材料の相互拡散を効果的に防止しうる半導体装置の製造方法を提供する。 - 特許庁

To reduce the electric current flowing to an input protective element even when an undershooting waveform or overshooting waveform is inputted by forming a deep P- or N-well area in an n- or p-type semiconductor substrate and setting the well area in an electrically floating state.例文帳に追加

アンダーシュート波形又はオーバーシュート波形が入力された場合であっても、ｎ又はｐ型半導体基板内にＰ又はＮ型の深いウェル領域を形成し、これらＰ又はＮ型の深いウェル領域を電気的にフローティングな状態として入力保護素子に流れる電流を減少させることができる入力保護素子及び入力保護素子を有する半導体装置を提供する。 - 特許庁

In addition to p-type impurity regions 34b and 34c functioning as a channel forming region 34a and a source region or a drain region, a semiconductor layer 34 has an impurity region 34d where boron is added below the channel forming region 34a, i.e., in the vicinity of the surface of the channel forming region 34a on the side touching the insulating layer 32.例文帳に追加

また、半導体層３４は、チャネル形成領域３４ａとソース領域又はドレイン領域として機能するｐ型を示す不純物領域３４ｂ、３４ｃとに加えて、チャネル形成領域３４ａの下方、ここではチャネル形成領域３４ａの絶縁層３２と接する側の表面付近にボロンが添加された不純物領域３４ｄを有している。 - 特許庁

Further, a base formation layer 4 is formed on the n-type epitaxial growth layer 2 by epitaxial growth for example, and the base lead high concentration layer (p^+-type) 5 is formed like a stripe so as for the base formation layer to be engaged into the base formation layer 4 from the upper portion of the embedded oxide film (element isolation) 3 for deriving a base electrode.例文帳に追加

さらに、Ｎ型エピタキシャル成長層２の上には、ベース形成層４が例えばエピタキシャル成長によって形成され、埋込酸化膜(素子分離)３の上部からベース形成層４にくい込むように、ベース引出し高濃度層(Ｐ+型)５がベース電極取出しの為にストライプ状に形成されている。 - 特許庁

A plurality of electrodes 2 are arranged on the opposing surfaces of first and second substrates 6, 7 that are arranged opposingly via an interval each other in upper and lower directions, and a plurality of p-type and n-type thermoelectric conversion elements 5 (5a, 5b) arranged via an interval each other between the first and second substrates 6, 7 are connected via the corresponding electrode.例文帳に追加

上下に互いに間隔を介して対向配置された第１と第２の基板６，７の対向表面に複数の電極２を互いに間隔を介して配設し、第１と第２の基板６，７の間に互いに間隔を介して配置されたＰ型とＮ型の複数の熱電変換素子５（５ａ，５ｂ）を対応する電極を介して接続する。 - 特許庁

The MOS field effect transistor having electric field relaxation layers 107A and 107B and a punch-through stopper layer 108 in gate-overlap structure symmetrically with the gate electrode 103 is provided with a P-type layer 110 of an opposite conductivity type from the N-type punch-through stopper layer 108 on a surface of the punch-through stopper layer 108 to have no rise in threshold voltage.例文帳に追加

ゲート電極１０３と対称的にゲートオーバーラップ構造の電界緩和層１０７Ａ、１０７Ｂとパンチスルーストッパー層１０８を有するＭＯＳ電界効果トランジスタにおいて、Ｎ型パンチスルーストッパー層１０８の表面に、このパンチスルーストッパー層１０８とは反対導電型のＰ型層１１０を設け、しきい値電圧が上昇しないようにしたもの。 - 特許庁

There is provided a thermoelectric element module 1 in which an n-type semiconductor 2 and a p-type semiconductor 3 are alternately connected by electrodes 4, 5 at ends of the semiconductors 2, 3 so as to be electrically in series, characterized in that the electrode 4 at the elevated temperature side contacts with the semiconductors 2, 3 through a plurality of contact projections 6 provided on a front surface of the electrode 4.例文帳に追加

ｎ型及びｐ型の半導体２，３がそれら端部で電極４，５によって電気的に直列となるよう交互に接続された熱電素子モジュール１において、高温となる側の電極４が、電極４の表面に設けられた複数の接触突起部６を介してこれら半導体２，３と接触していることを特徴とする熱電素子モジュール１を提供する。 - 特許庁

When a high resistance boron phosphate (BP) layer is formed directly on a crystal substrate with the aid of gas phase growing means, the high resistance boron phosphate layer is formed by keeping temperature of the crystal substrate in a range of from 1000 °C or higher to 1200 °C or lower, and doping magnesium (Mg) is added into the boron phosphate layer exhibiting p-type conductivity in an undoped state.例文帳に追加

高抵抗のリン化硼素（ＢＰ）層を気相成長手段に依り、結晶基板上に直接形成する際に、結晶基板の温度を１０００℃以上１２００℃以下の範囲に保持して、アンドープ（ｕｎｄｏｐｅ）の状態でｐ形の伝導性を呈するリン化硼素層に、マグネシウム（Ｍｇ）を添加して高抵抗のリン化硼素層を形成する。 - 特許庁

The laminated optoelectric converter includes a laminate of a plurality of silicon-based optoelectric conversion layers having a pin structure wherein at least a pair of adjoining optoelectric conversion layers sandwiches an intermediate layer composed of silicon nitride, the pair of optoelectric conversion layers is interconnected electrically, and a p-type silicon based semiconductor layer which is a part of the optoelectric conversion layer and is in contact with the intermediate layer contains nitrogen atoms.例文帳に追加

本発明の積層型光電変換装置は、ｐｉｎ構造を有する複数のシリコン系光電変換層を重ねて備え、隣接する少なくとも一対の前記光電変換層は、窒化シリコンからなる中間層を挟持し、前記一対の前記光電変換層は、互いに電気的に接続されており、前記光電変換層の一部であり前記中間層と接するｐ型シリコン系半導体層は窒素原子を含有する。 - 特許庁

A plurality of connecting holes 24 which connect the n+-type semiconductor areas 20 of Zener diodes D1 and D2 to wiring 21 and 22 is not arranged in the central part of an n+-type semiconductor area 20, namely, an area forming a junction with a p+-type semiconductor area 6, but in the peripheral section of the area 20 having a deeper junction depth than the central part has.例文帳に追加

ツェナー・ダイオード（Ｄ_1、Ｄ_2）のｎ^+型半導体領域２０と配線２１、２２とを接続する複数の接続孔２４は、ｎ^+型半導体領域２０の中央部、すなわちｐ^+型半導体領域６と接合を形成している領域には配置されず、接合深さが中央部に比べて深い周辺部に配置される。 - 特許庁

The p-type MOS transistor has an active region STP surrounded by an element isolation region 3, where a width Xb in the longitudinal direction of a gate in a contact not-forming region Wb is narrower than a width Xa in the longitudinal direction of the gate on a contact forming region Wa with a contact plug 10a formed in the breadthwise direction of the gate.例文帳に追加

Ｐ型ＭＯＳトランジスタは、素子分離領域３に囲まれた活性領域ＳＴＰが、ゲート幅方向において、コンタクトプラグ１０ａが形成されるコンタクト形成領域Ｗａにおけるゲート長方向の幅Ｘａに比べて、非コンタクト形成領域Ｗｂにおけるゲート長方向の幅Ｘｂが狭くなっている。 - 特許庁

A piled-up silicon compound layer 12i provided on a P-type source/drain diffused layer 12g of a P-channel MOSFET 12 is formed, in such a way that the boundary between the layers 12i and 12g becomes nearly flat and is nearly flush with the boundary between an N-type well area 12b and a gate insulating film 12c.例文帳に追加

たとえば、ＰチャネルＭＯＳＦＥＴ１２のＰ型ソース／ドレイン拡散層１２ｇ上に設けられる、Ｃｏシリサイド膜からなる積み上げ構造のシリコン化合物層１２ｉを、Ｐ型ソース／ドレイン拡散層１２ｇとの界面が、略平坦で、かつ、Ｎ型ウェル領域１２ｂとゲート絶縁膜１２ｃとの界面と略同じ高さとなるようにする。 - 特許庁

In a SiC pn diode, a lower inclined plane 14 of a side surface of a mesa portion 13 extends from an upper end 14B above a diffusion position at a diffusion distance D above a junction surface 3A between an n-type drift layer 2 and a p-type layer 3 to a lower end 14A connected with an upper surface 2A of the n-type drift layer 2.例文帳に追加

このＳｉＣ ｐｎダイオードでは、メサ部１３の側面の下部傾斜面１４は、ｎ型ドリフト層２とｐ型層３との接合面３Ａから拡散距離Ｄだけ上方の拡散位置よりも上方の上端１４Ｂからｎ型ドリフト層２の上面２Ａに接続する下端１４Ａまで延在している。 - 特許庁

The control circuit 40 of this gas separator selects a pressure control system (P type operation) until a predetermined time t_1 when the freezing type air dryer 16 becomes a moisture removable state after starting is elapsed and selects an unload system (U type operation) subjecting the compressor 13 to load or unload operation when the predetermined time t_1 bringing the air dryer 16 to the moisture removable state is elapsed.例文帳に追加

気体分離装置の制御回路４０は、冷凍式のエアドライヤ１６が始動されてから除湿可能になる所定時間ｔ_１が経過するまで圧力制御式（Ｐ式運転）を選択し、エアドライヤ１６が除湿可能な状態になる所定時間ｔ_１が経過したときコンプレッサ１３をロード運転またはアンロード運転するアンロード式（Ｕ式運転）を選択する。 - 特許庁

Since a channel is formed in the n-type channel layer located beneath the p-type channel layer touching a gate oxide film 7 and a current can be fed thereto when a PN junction is formed in the surface channel layer 5, a channel can be formed regardless of the roughness or residual defect of the interface (MOS interface) between the gate oxide film 7 and the surface channel layer 5.例文帳に追加

このように、表面チャネル層５にＰＮ接合を形成することにより、ゲート酸化膜７と接するｐ型チャネル層の下部に位置するｎ型チャネル層にチャネルを形成して電流を流すことができるため、ゲート酸化膜７と表面チャネル層５との界面（ＭＯＳ界面）のラフネス又は残留欠陥とは関係なく、チャネルを形成することができる。 - 特許庁

The semiconductor device 100 is provided with a silicon substrate 102, the n-type MOSFET 118 formed over the silicon substrate 102 to include a first high dielectric constant film 111 and a polycrystalline silicon film 114, and the p-type MOSFET 120 formed over the silicon substrate 102, in parallel with the n-type MOSFET 118 to include a second high dielectric constant film 112 and a polycrystalline silicon film 114.例文帳に追加

半導体装置１００は、シリコン基板１０２と、シリコン基板１０２上に形成された第一の高誘電率膜１１１および多結晶シリコン膜１１４を含むＮ型ＭＯＳＦＥＴ１１８と、シリコン基板１０２上に、Ｎ型ＭＯＳＦＥＴ１１８に並置して形成された第二の高誘電率膜１１２および多結晶シリコン膜１１４とを含むＰ型ＭＯＳＦＥＴ１２０と、を備える。 - 特許庁

The semiconductor light emitting element 10 has the columnar crystal structure 13 having an n-type layer 13a, a light emitting layer 13b, and a p-type layer 13c laminated in order on a substrate 11, and the columnar crystal structure 13 is smaller in diameter atop than nearby the substrate 11, and has an insulating film 14 covering a surface of the columnar crystal structure 13.例文帳に追加

半導体発光素子１０は、基板１１上にｎ型層１３ａ、発光層１３ｂ、ｐ型層１３ｃの順番で積層された柱状結晶構造体１３を有し、柱状結晶構造体１３は、基板１１近傍より先端の径が細く、かつ柱状結晶構造体１３の表面を覆う絶縁膜１４を有してなる。 - 特許庁

In a MOSFET provided in an element region being divided by a trench element separation region 2 formed on a P-type silicon substrate 1, the center part of a channel region 10 is set to a P--channel region 11 of low Vt, and each of both end parts near the boundary to the trench element separation region 2 is set to a P+-channel region 12 of high Vt.例文帳に追加

Ｐ型シリコン基板１に形成されたトレンチ素子分離領域２により区画された素子領域に設けられたＭＯＳＦＥＴにおいて、チャンネル領域１０の中央部をＶｔが低いＰ^- チャンネル領域１１にし、トレンチ素子分離領域２との境界近傍の両端部分をそれぞれＶｔが高いＰ^+ チャンネル領域１２にする。 - 特許庁

The NMOS transistor non-volatile semiconductor memory includes: first and second n-type diffusion layers 21, 22 formed as a source and a drain in a p-type silicon layer 20; a gate electrode 50 formed on a channel region CNL between the first and second n-type diffusion layers 21, 22 via an insulating film 30; and the charge storage layer 40 formed in the insulating film 30.例文帳に追加

ＮＭＯＳトランジスタ型の不揮発性半導体メモリは、Ｐ型シリコン層２０中にソース／ドレインとして形成された第１及び第２Ｎ型拡散層２１，２２と、第１及び第２Ｎ型拡散層２１，２２に挟まれたチャネル領域ＣＮＬ上に絶縁膜３０を介して形成されたゲート電極５０と、その絶縁膜３０中に形成された電荷蓄積層４０とを備える。 - 特許庁

Then, electrodes 8a and 8b are formed to run on the half-embedded insulation films 5 and the STIs 7, respectively, and an n-type region 3 constituting a photodiode is formed in a region contacting the p-type region 4 in the semiconductor substrate 2 by injecting impurities into the image pickup region A by using the electrode 8a and the half-embedded insulation film 5 as a mask.例文帳に追加

次に、半埋込絶縁膜５及びＳＴＩ７にそれぞれ乗り上げるように電極８ａ及び８ｂを形成し、電極８ａ及び半埋込絶縁膜５をマスクとして撮像領域Ａに不純物を注入することにより、半導体基板２におけるｐ型領域４に接する領域に、フォトダイオードを構成するｎ型領域３を形成する。 - 特許庁

This film-forming method comprises the steps of: setting a target 2 containing In, Ga and Zn; sputtering the target 2 in an atmospheric gas containing oxygen gas, nitrogen gas and an inert gas, while applying pulse voltage alternately to a plurality of cathodes 3 and 4; and thereby introducing nitrogen into an In-Ga-Zn-O film to form the p-type In-Ga-Zn-O film.例文帳に追加

Ｉｎ，Ｇａ，及びＺｎを含むターゲット２を用い、酸素ガス，窒素ガス及び不活性ガスを含む雰囲気下で、複数のカソード３，４に交互にパルス電圧を印加してスパッタすることにより、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜中に窒素を導入し、ｐ型のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する。 - 特許庁

Since there is provided an Mg-doped GaN layer 140 at the interface portion between a p-type GaN layer 104B adjacent to an InGaN layer 104A that is a light emitting layer and the InGaN layer 104A as suppression of the piezoelectric field of a GaN-based semiconductor layer, the piezoelectric field causing the inclination of a band is eliminated to improve an optical response speed.例文帳に追加

ＧａＮ系半導体層のピエゾ電界を抑えるものとして、発光層であるＩｎＧａＮ層１０４Ａに隣接するｐ型ＧａＮ層１０４Ｂの、ＩｎＧａＮ層１０４Ａとの界面部分にＭｇドープのＧａＮ層１４０を設けたので、バンドの傾斜をもたらすピエゾ電界が打ち消されて光応答速度を向上させることができる。 - 特許庁

In n-type embedded well DNW of a semiconductor substrate 1S in a formation region of a flash memory, p-type wells HPW1-HPW3 are provided while separated from one another, and further a capacitor C, a data writing/erasing capacitor CWE and a data reading-out MIS-FETQR are arranged in the wells HPW1-HPW3, respectively.例文帳に追加

フラッシュメモリの形成領域の半導体基板１Ｓのｎ型の埋込ウエルＤＮＷ内にｐ型のウエルＨＰＷ１〜ＨＰＷ３を互いに分離した状態で設け、そのウエルＨＰＷ１〜ＨＰＷ３にそれぞれ容量部Ｃ、データ書き込み・消去用の容量部ＣＷＥおよびデータ読み出し用のＭＩＳ・ＦＥＴＱＲを配置した。 - 特許庁

Also, a region 17 where a contact resistance with the p-type layer 13 is higher than that in the other region of the transparent electrode 14 is formed in the region positioned right below the p pad electrode 15 of the transparent electrode 14 by the thermal treatment, and since the area 12a positioned below the region 17 of an active layer 12 does not emit light, light emitting efficiency is improved.例文帳に追加

また、熱処理により透明電極１４のｐパッド電極１５直下に位置する領域に、他の透明電極１４の領域よりもｐ型層１３とのコンタクト抵抗が高い領域１７が形成され、活性層１２の領域１７下方に位置する領域１２ａが発光しないため、発光効率を向上させることができる。 - 特許庁

Insulating films 17 covering inner surfaces of a plurality of trenches 16 from a surface of the n+ type source layer 14 to the n- type drift layer 12; source embedded electrodes 18 on a bottom part in the insulating films 17; gate electrodes 19 embedded along a thickness of the p- type base layer 13 at upper part in the insulating films 17; and interlayer insulating films 20 formed thereon are provided.例文帳に追加

ｎ＋型ソース層１４の表面からｎ−型ドリフト層１２へ至る複数のトレンチ１６の内面を被う絶縁膜１７、絶縁膜１７内の底部のソース埋込電極１８、絶縁膜１７内の上部のｐ−型ベース層１３の厚さに沿って埋め込まれたゲート電極１９、及びその上の層間絶縁膜２０を有する。 - 特許庁

In the organic thin-film solar cell configured by laminating a p-type organic semiconductor layer 31 and an n-type organic semiconductor layer 32 between a pair of electrodes 1, 2, an exiton deactivation preventing layer (EBL) 4 constituted of a compound expressed by general expression (1) is formed between the n-type organic semiconductor layer 32 and a negative pole 2 adjoining the n-type organic semiconductor layer 32.例文帳に追加

一対の電極１，２間にｐ型有機半導体層３１およびｎ型有機半導体層３２が積層されている有機薄膜太陽電池において、前記ｎ型有機半導体層３２と負極２との間に前記ｎ型有機半導体層３２に隣接して、下記一般式（１）で表される化合物からなる励起子失活防止層（ＥＢＬ）４を形成する。 - 特許庁

In a P channel MOS transistor having a P+ type source diffusion layer 22 and an N well region 12 both having an identical potential, for example, the source diffusion layer 22 and an N+ type substrate diffusion layer 23 of a diffusion region different in type from the layer 22 are formed on a surface of the N well region 12 at a location corresponding to the source region.例文帳に追加

たとえば、Ｐ^+ 型ソース拡散層２２とＮウェル領域１２とが同電位になるＰチャネルＭＯＳトランジスタにおいては、Ｎウェル領域１２の表面部のソース領域に対応する部位に、ソース拡散層２２と、ソース拡散層２２とは異種拡散領域となるＮ^+ 型基板拡散層２３とを形成する。 - 特許庁

An ohmic electrode structure has an SiC substrate 1, p-type SiC area 2 formed on the surface of the substrate 1, thermally reacted layer 8 formed on the surface of the area 2, thermally oxidized film 3 covering the interface between the substrate 1 and area 2, upper insulating film 4 arranged on the surface of the oxidized film 3, and electrode film 7 arranged on the reacted layer 8.例文帳に追加

ＳｉＣ基板１、ＳｉＣ基板１の表面に形成されたｐ型ＳｉＣ領域２、このｐ型ＳｉＣ領域２の表面に形成された加熱反応層８、ＳｉＣ基板１とｐ型ＳｉＣ領域２との界面を覆う熱酸化膜３、熱酸化膜３の表面に配置された上部絶縁膜４、加熱反応層８の上部に配置された電極膜７とを有する。 - 特許庁

The imaging apparatus (CMOS image sensor) comprises: a p-type silicon substrate 10; a gate insulating film 11; three gate electrodes, that is, a transfer gate electrode 12, a multiplication gate electrode 13 and a read-out gate electrode 14; a photodiode portion (PD) 15; a floating diffusion region 16 made of an n-type impurity region; and an element isolation region 17.例文帳に追加

この撮像装置（ＣＭＯＳイメージセンサ）は、ｐ型シリコン基板１０と、ゲート絶縁膜１１と、１つの転送ゲート電極１２、１つの増倍ゲート電極１３および１つの読出ゲート電極１４の３つのゲート電極と、フォトダイオード部（ＰＤ）１５と、ｎ型不純物領域からなるフローティングディフュージョン領域１６と、素子分離領域１７とにより構成されている。 - 特許庁

A p-type amorphous silicon layer 5 is coated with a mixed solution of solution, where hydrogenated polysilane is dissolved into decahydronaphthalene, and solution, where crystalline PbS fine particles are dispersed into toluene, and heat treatment is performed after drying, thus forming an i-type amorphous silicon thin film 7A containing the crystalline PbS fine particles and an i-type amorphous silicon thin film 7B without containing any crystalline PbS fine particles.例文帳に追加

ｐ型のアモルファスシリコン層５上に、水素化ポリシランをデカヒドロナフタレンに溶かした溶液と、結晶性ＰｂＳ微粒子をトルエンに分散させた溶液の混合溶液を塗布し、乾燥後に熱処理を施すことにより、結晶性ＰｂＳ微粒子を含有するｉ型のアモルファスシリコン薄膜７Ａと結晶性ＰｂＳ微粒子を含有しないｉ型のアモルファスシリコン薄膜７Ｂとを形成する。 - 特許庁

To provide a manufacturing method of a GaN-based LED device in which a GaN-based LED device having a transparent electrode formed of TCO on a p-type semiconductor layer and a bonding pad formed partially on the transparent electrode is reduced in loss due to light absorption of a metal film included in a (p) electrode and further the GaN-based LED device reduced in the loss can be efficiently be manufactured.例文帳に追加

ｐ型半導体層上に形成されたＴＣＯからなる透明電極と、該透明電極上の一部に形成されたボンディングパッドとを有するＧａＮ系ＬＥＤ素子における、ｐ電極に含まれるメタル膜の光吸収に起因する損失を低減し、更に、この損失の低減されたＧａＮ系ＬＥＤ素子を効率よく製造することのできる、ＬＥＤ素子の製造方法を提供する。 - 特許庁

The method for manufacturing a BiCMOS integrated circuit has a step for forming a base region 211 of a bipolar transistor and a P-type well 212 of an N-channel MOS transistor in one injecting step, and a step for forming a collector contact body well 213 of the bipolar transistor and an N-type well 208 of a P-channel MOS transistor in one injecting step.例文帳に追加

ＢｉＣＭＯＳ集積回路を製造する方法は、バイポーラ・トランジスタのベース領域２１１とＮチヤンネルＭＯＳトランジスタのＰ形ウエル２１２とを１つの注入段階で作成する段階と、バイポーラ・トランジスタのコレクタ接触体ウエル２１３とＰチヤンネルＭＯＳトランジスタのＮ形ウエル２０８とを１つの注入段階で作成する段階とを有する。 - 特許庁

Further, the IGBT is provided with a collector electrode 22, an emitter electrode 40, and a gate electrode 36 neighbored to the p-_-type body region 42 connecting the n+_-type emitter region 38 to the n+_-type virtual emitter region 32 and the n-_-type drift region 28 ( in which the channel 44 is formed) through an insulation film 34.例文帳に追加

さらに、コレクタ電極２２と、エミッタ電極４０と、ｎ^＋型エミッタ領域３８とｎ^＋型仮想エミッタ領域３２を繋ぐ前記ｐ型ボディ領域４２及びｎ^−型ドリフト領域２８（チャネル４４が形成される領域）に絶縁膜３４を介して隣合うゲート電極３６を備えている。 - 特許庁

The semiconductor device includes a p-type field effect transistor that includes a gate dielectric layer 108 formed on a semiconductor substrate, an oxygen-containing alloy layer 110 formed on the gate dielectric layer 108, a Re layer 112 formed on the oxygen-containing alloy layer 110, and a Re oxide layer 502 located between the gate dielectric layer 108 and the oxygen-containing alloy layer 110.例文帳に追加

半導体基板上に形成されたゲート誘電体層１０８と、ゲート誘電体層１０８上に形成された酸素を含む合金層１１０と、酸素を含む合金層１１０上に形成されたRe層１１２と、ゲート誘電体層１０８と酸素を含む合金層１１０との間に位置するRe酸化物層５０２を含むp 型電界効果トランジスタを具備する。 - 特許庁

Boron with a dose of 5×1014 cm-2 to 1016 cm12 is selectively ion implanted in a non-doped polysilicon wiring, p+Poly 16 (p+ polysilicon) which is p-type diode and p+ layer 15 are simultaneously formed, and a length of the polysilicon wiring in which the ion is implanted is formed 1 μm to 15 μm.例文帳に追加

ノンドープのポリシリコン配線に、ドーズ量が５×１０^14ｃｍ^^-2〜５×１０^16ｃｍ^-2のＢ（ボロン）を選択的にイオン注入して、同時にｐ^+ 層１５とｐ型ダイオードになるｐ^+ Ｐｏｌｙ１６（ｐ^+ ポリシリコン）を形成し、イオン注入する箇所のポリシリコン配線１１の長さは１μｍ〜１５μｍとする。 - 特許庁

In a semiconductor device 10; a buried n well 12 is formed on a p-type Si substrate 11, a floating p well 13 is formed on the buried n well 12, a source and a drain are formed in the surface of the floating p well 13, and a gate electrode is further formed via a gate oxide film.例文帳に追加

ｐ型Ｓｉ基板１１上には、埋め込みＮウェル１２が形成され、この埋め込みＮウェル１２上にフローティングＰウェル１３が形成され、このフローティングＰウェル１３表面にソースおよびドレインが形成され、更にゲート酸化膜を介してゲート電極が形成された半導体装置１０において、フローティングＰウェル１３と埋め込みＮウェル１２間の接合界面に、凹部１２ａが形成されている。 - 特許庁

The first semiconductor chip includes an active pixel sensor, a digital input/output section, and a plurality of control circuits, where all transistors of the active pixel sensor are n-type or p-type transistors, and at least one of the control circuits is operated under control of a timing signal externally inputted into the digital input/output section.例文帳に追加

前記第１半導体チップは、アクティブピクセルセンサ、デジタル入力/出力部、および複数の制御回路を含み、前記アクティブピクセルセンサのトランジスタは全てｎ型またはｐ型トランジスタであり、前記制御回路の少なくとも一つは、外部から前記デジタル入力/出力部に入力されるタイミング信号の制御の下で動作する。 - 特許庁