「p=type」に関連した英語例文の一覧と使い方(164ページ目) - Weblio英語例文検索

The semiconductor laser device 10 includes: an n-type semiconductor substrate 21 containing III-V group compound semiconductor; an n-type clad layer 11 formed on the semiconductor substrate 21; a semiconductor lamination part 12 including an active layer 15 which is formed on the n-type clad layer 11; and a p-type clad layer 13 formed on the semiconductor lamination part 12.例文帳に追加

半導体レーザ素子１０は、III−Ｖ族化合物半導体を含むｎ型半導体基板２１と、半導体基板２１上に設けられたｎ型クラッド層１１と、活性層１５を有しｎ型クラッド層１１上に設けられた半導体積層部１２と、半導体積層部１２上に設けられたｐ型クラッド層１３とを備える。 - 特許庁

A mask insulating film 3 serving as a mask for forming the trench 4 has a thinner film thickness portion at least at a periphery of an opening portion 6d for trench formation than at other parts, and the p-type epitaxial semiconductor layer 5 is buried in the trench 4 after the thinner film thickness portion of the mask insulating film 3 is etched away.例文帳に追加

トレンチ４を形成するためのマスクとなるマスク絶縁膜３が少なくとも前記トレンチ形成用開口部６ｄ周辺で、他の部分より薄い膜厚部分を有し、前記トレンチ４にｐ型エピタキシャル半導体層５を埋め込む前に、前記マスク絶縁膜３の膜厚の薄い部分をエッチングして除去した後に、前記トレンチ４にｐ型エピタキシャル半導体層５を埋め込む。 - 特許庁

In the CMOS amplifier, p-type and n-type four-terminal double insulation gate field effect transistors are used, and each drain is connected in common and used as an output terminal; while respective first gates are connected and used as a first input terminal, and respective second gates are connected and used as a second input terminal.例文帳に追加

Ｐ形およびＮ形の四端子二重絶縁ゲート電界効果トランジスタを用い、それぞれのドレインを共通接続して出力端子とし、それぞれの第一のゲートを接続して第一の入力端子とし、それぞれの第二のゲートを接続して第二の入力端子とするＣＭＯＳ増幅器を構成する。 - 特許庁

Heat treatment for gettering catalytic element remaining in a semiconductor film, by adding n-type impurity element (typically phosphorus) to the gettering region of an n-channel type TFT and adding a p-type impurity element (typically boron) and a rare gas element (typically argon) to the gettering region of a p-channel type TFT.例文帳に追加

ｎチャネル型ＴＦＴのゲッタリング領域には、ｎ型不純物元素（代表的にリン）を添加し、ｐチャネル型ＴＦＴのゲッタリング領域には、ｐ型不純物元素（代表的にボロン）および希ガス元素（代表的にはアルゴン）を添加して半導体膜中に残留している触媒元素をゲッタリングするための加熱処理を行う。 - 特許庁

Also, by forming a low resistance layer on a layer having a different N concentration composed of the same metal, the resistance of the n-type gate electrode and the p-type gate electrode is decreased while controlling a work function of them, and the CMOS field effect semiconductor device of further high performance is provided.例文帳に追加

また、そのように同一のメタルで構成されたＮ濃度の異なる層上に低抵抗層を形成することにより、ｎ型ゲート電極とｐ型ゲート電極の仕事関数を制御しつつそれらの低抵抗化を図ることが可能になり、より高性能のＣＭＯＳ電界効果半導体装置が実現可能になる。 - 特許庁

An n-type and a p-type inorganic semiconductor layer having a band structure are used as transportation layers 12 and 14 for transporting the carriers introduced from an n-electrode 11 and a p-electrode 15 into an active layer 13 consisting of quantum dots, and so sufficient carriers can be introduced and consumption power can be reduced.例文帳に追加

ｎ電極１１及びｐ電極１５から注入されたキャリアを量子ドットでなる活性層１３へ輸送する輸送層１２及び１４として、バンド構造を有するｎ型及びｐ型の無機半導体層が用いられているので、十分にキャリアを注入することができ、低消費電力化を図ることができる。 - 特許庁

This device comprises an epitaxial layer formed on a P-type silicon substrate, a P+ diffusion layer 3 that insolates the epitaxial layer into an N- epi-layer 4 of an element formation region and an N- epi-layer 2 of an ineffective region, and an aluminum wiring 6 that electrically connects the N- epi-layer 2 of the ineffective region and the P+ diffusion layer 3.例文帳に追加

Ｐ型シリコン基板上に形成されたエピタキシャル層と、エピタキシャル層を素子形成領域のＮ−エピ層４と無効領域のＮ−エピ層２とに分離するＰ＋拡散層３と、無効領域のＮ−エピ層２とＰ＋拡散層３とを電気的に接続するアルミ配線６とを備える。 - 特許庁

The magnetoresistance RAM comprises a plurality of P-N diodes formed in a plurality of N^+-type regions in a semiconductor substrate, a barrier conductive layer, the MTJ and the word line laminated on a P-type impurity region to an MRAM cell array so that one end of the N^+-type region is coupled to a bit line, and the other end is connected to the cell plate via a diode.例文帳に追加

半導体基板内の複数のＮ＋領域に複数のＰ−Ｎダイオードを形成し、Ｐ型不純物領域の上に、バリヤー導電層、ＭＴＪ、及びワードラインを積層してＭＲＡＭセルアレイとし、Ｎ＋領域の一端はビットラインと連結し、他端はダイオードを介してセルプレートと接続する。 - 特許庁

To provide a steel-pipe sheet pile, in which predetermined desired shear strength can be ensured surely to joint sections even on a field by preventing the excess narrowing of a fitting space when the circular steel pipes of P-P type joint members are connected by fitting, and the connecting structure of the steel-pipe sheet piles proper to a large-scale steel-pipe sheet pile foundation.例文帳に追加

Ｐ−Ｐ型継手部材の円形鋼管同士を篏合により連結した際に篏合空間が過度に狭くなることを防止して、現場においても確実に予定した所望のせん断耐力を継手部に対し確保できる鋼管矢板、及び、大規模な鋼管矢板基礎に好適な鋼管矢板の連結構造を提供することを課題としている。 - 特許庁

A large number of holes are bored in the light receiving surface of silicon having P-type and N-type, a substance which is transparent to sunlight and a material for converting the wavelength of sunlight not contributive to photoelectric conversion of silicon into a wavelength contributive to photoelectric conversion are fitted simultaneously in the bores to project on its virtual plane, and then printed, thus obtaining a solar cell that condenses incident sunlight efficiently.例文帳に追加

Ｐ型及びＮ型を有するシリコンの受光表面に、多数の穿孔を施し、その仮想平面上に突出する様に、太陽光に対して透明物質及びシリコンの光電変換に寄与しない太陽光波長を寄与する波長に変換する材料を同時に当該穿孔に嵌め、刷り込む事によって、効率良く太陽光を集光出来る太陽電池。 - 特許庁

The method for manufacturing a semiconductor light emitting element comprises the steps of dry etching a group III-V nitride-based semiconductor layer 10 of a laminated structure of an n type semiconductor layer 3, a luminous layer 4, and a p type semiconductor layer 5 at a relatively low first rate, and thereafter etching the group III-V nitride-based semiconductor layer 10 at a final rate faster than the first rate.例文帳に追加

本実施形態に係る半導体発光素子の製造方法では、ｎ型半導体層３と、発光層４と、ｐ型半導体層５の積層構造からなるＩＩＩ−Ｖ族窒化物系半導体層１０を相対的に遅い第１速度でドライエッチングした後に、最終的に第１速度よりも速い第２速度でＩＩＩ−Ｖ族窒化物系半導体層１０をエッチングする。 - 特許庁

Two P-type MOS Trs are serially connected between a node 106A of the signal line and the Vcc, a source S is connected to the Vcc together with a gate G electrode and a substrate, and a drain D is connected to D of a Tr 111B in a Tr 111A and S of the Tr 111B is connected to the signal line, together with the G electrode and the substrate.例文帳に追加

信号線のノード１０６ＡとＶｃｃ間には２つのＰ型ＭＯＳＴｒが直列に接続され、Ｔｒ１１１ＡではソースＳがゲートＧ電極や基板と共にＶｃｃに、ドレインＤがＴｒ１１１ＢのＤに接続され、Ｔｒ１１１ＢのＳはＧ電極及び基板と共に信号線に接続されている。 - 特許庁

The method for manufacturing a semiconductor device comprises a step for forming an n-type semiconductor region 2 partially on a p-type semiconductor substrate 1, a step for forming an anti-oxidation layer 3 by lowering n-type carrier concentration above the n-type semiconductor region, and a step for forming a base region B, an emitter region E and a collector region C above the anti-oxidation layer 3.例文帳に追加

本発明は、ｐ型半導体基板１上部に部分的にｎ型半導体領域２を形成する工程と、前記ｎ型半導体領域上部のｎ型キャリア濃度を下げて酸化防止層３を形成する工程と、前記酸化防止層３上にベース領域Ｂとエミッタ領域Ｅとコレクタ領域Ｃを形成する工程を備えたことを特徴とする。 - 特許庁

An integrated circuit 100, formed on a single die, has a plurality of transmitters located in a transmitter region 101, a plurality of receivers located in a receiver region 102, and a spatially isolated region 103 equipped with a plurality of n- and p-type sub-regions 210, which are disposed on the single die and separate the transmitter region 101 from the receiver region 102.例文帳に追加

単一のダイ上に成型された集積回路１００は、トランスミッタ領域１０１における複数のトランスミッタ、レシーバ領域１０２における複数のレシーバ、および、上記単一のダイ上に配置され、トランスミッタ領域１０１をレシーバ領域１０２から分離するための複数のｎ型およびｐ型サブ領域２１０を有する空間分離領域１０３を備えている。 - 特許庁

Consequently, according to the lower electrode (151e), it is possible to scatter light of incident light injected from an upper side of a photosensor (151) to the photosensor (151) passing through an n-type semiconductor layer (151b), a photosensitive layer (151c) and a p-type semiconductor layer (151d) to a separate direction other than an incidence direction of incident light.例文帳に追加

したがって、下電極（１５１ｅ）によれば、フォトセンサ（１５１）の上側からフォトセンサ（１５１）に入射した入射光のうちｎ型半導体層（１５１ｂ）、受光層（１５１ｃ）及びｐ型半導体層（１５１ｄ）を透過した光を、入射光の入射方向とは別の方向に散乱させることが可能である。 - 特許庁

After that, the barrier film 13 and unreacted metal elements of the metal film 12 are removed and then a second heat treatment of higher temperature than the first heat treatment is carried out to form a metal silicide layer of an MSi phase thinner than the metal silicide layer of the MSi phase, formed on the surface of the n^+ type semiconductor region 9b, in the p^+ type semiconductor region 10b.例文帳に追加

続いて、バリア膜１３、未反応の金属膜１２の金属元素を除去後、第１の熱処理より高温の第２の熱処理を行って、上記ｐ^＋型半導体領域１０ｂに、上記ｎ^＋型半導体領域９ｂの表面に形成されたＭＳｉ相の金属シリサイド層よりも薄いＭＳｉ相の金属シリサイド層を形成する。 - 特許庁

In the power semiconductor device as an IEGT, a p-type collector layer 13, an n-type buffer layer 14 and a n-type base layer 15 are formed on a collector electrode in this order, and a main cell 21 and a dummy cell 22 are alternately provided on an upper surface of the n-type base layer 15 along a direction parallel to the n-type base layer 15.例文帳に追加

ＩＥＧＴである電力用半導体装置において、コレクタ電極上にｐ型コレクタ層１３、ｎ型バッファー層１４、ｎ型ベース層１５をこの順に設け、ｎ型ベース層１５上に、ｎ型ベース層１５の上面に平行な方向に沿ってメインセル２１及びダミーセル２２を交互に設ける。 - 特許庁

In the decoding circuit 70 of the display device which performs gradation display by selecting gradation voltages of a plurality of stages according to display signal bits D0 to D5, transmission paths for the respective gradation voltages are constituted by connecting a serial path of five N-type transistors T0a to T5a and a serial path of five P-type transistors T0b to T5b in parallel.例文帳に追加

表示信号ビットＤ０〜Ｄ５に応じて複数段階の階調電圧を選択することによって、階調表示を実行する表示装置のデコード回路７０において、各階調電圧の伝達経路を、５個のＮ型トランジスタＴ０ａ〜Ｔ５ａによる直列経路と、５個のＰ型トランジスタＴ０ｂ〜Ｔ５ｂによる直列経路とを並列接続して構成する。 - 特許庁

An n--type region 10 is formed near an area comprising a place immediately below a boundary between a gate oxide film 11 and a second gate oxide film 14a between a drift region and a p-type channel region 3 for relaxing field concentration immediately below a boundary between the gate oxide film 11 and the second gate oxide film 14a and depletion immediately below the gate oxide film 11 is accelerated.例文帳に追加

ゲート酸化膜１１と第２ゲート酸化膜１４ａの境界直下での電界集中を緩和するために、ドリフト領域とｐ型チャネル領域３の間にゲート酸化膜１１と第２ゲート酸化膜１４ａの境界直下を含む近傍に、ｎ^- 型領域１０を形成し、ゲート酸化膜１１直下での空乏化を早める。 - 特許庁

The rectifier element 10 can selects a state where the difference in potential between the Shottky electrode 3 and the cathode electrode 4 changes to apply a current between the Shottky electrode 3 and the cathode electrode 4 and a state where the n^- semiconductor layer 2 surrounded by the p-type semiconductor layers 5a, 5b is made into a depletion layer to disconnect a current path between the Shottky electrode 3 and the cathode electrode 4.例文帳に追加

ショットキー電極３とカソード電極４との電位差が変化することにより、ショットキー電極３とカソード電極４との間に電流を流す状態と、ｐ型半導体層５ａ，５ｂに囲まれるｎ^-半導体層２を空乏層化させてショットキー電極３とカソード電極４との間の電流経路を遮断する状態とを選択可能である。 - 特許庁

The method for manufacturing the silicon solar battery 1 comprises the steps of forming a p-type layer 3, then forming an i-type layer initial film 5 with a material gas set to a first dilution ratio, and then forming an i-type layer bulk film 6 on the film 5 by an ultra-high frequency plasma by the gas set to a second dilution ratio.例文帳に追加

シリコン太陽電池１は、ｐ層３を製膜後、第１の希釈率に設定された原料ガスによってｉ層初期膜５を製膜し、次いで、第２の希釈率に設定された原料ガスによって超高周波プラズマでｉ層初期膜５上にｉ層バルク膜６を製膜することによって製造される。 - 特許庁

In a body region 30 of an insulated gate semiconductor device 20 which is constituted as a trench IGBT and in the body region 30 in a bonded part to an emitter region 32, a high concentration region 34 is formed by using P-type semiconductor whose impurity concentration is higher than that of the body region 30, so as not to be in contact with trench gates 28.例文帳に追加

トレンチＩＧＢＴとして構成された絶縁ゲート型半導体装置２０のボディ領域３０とエミッタ領域３２との接合部分のボディ領域３０内にトレンチゲート２８とは接触しないようボディ領域３０より不純物濃度が高いｐ型半導体により高濃度領域３４を形成する。 - 特許庁

In an epitaxial crystal substrate for a gallium nitride field effect transistor, the epitaxial crystal formed on the substrate 101 comprises a highly pure first buffer layer 107, including a channel layer which is in contact with a side interface of the substrate between a gate layer 108, a second buffer layer 106, an insulating layer 104 having an opening 104A, and a p-type semiconductor crystal layer 103.例文帳に追加

ＧａＮ系ＦＥＴ用エピタキシャル結晶基板において、下地基板１０１の上に設けられるエピタキシャル結晶が、ゲート層１０８の下地基板側界面に接するチャネル層を含む高純度な第１の緩衝層１０７と、第２の緩衝層１０６と、開口部１０４Ａを有する絶縁層１０４と、ｐ伝導型半導体結晶層１０３とを有している。 - 特許庁

In this semiconductor Hall sensor, for example, an active layer 2 of N-type silicon is provided, in an island-separated manner, on a semiconductor substrate 1 of P-type silicon, and input-voltage contact layers 3a, 3b of N+ silicon and input-voltage electrodes 6a, 6b are provided on lengthwise both end parts of the active layer 2, respectively.例文帳に追加

本発明の半導体ホールセンサーでは、例えばＰ型シリコンの半導体基板１上に、Ｎ型のシリコンの能動層２が島分離されて設けられており、この能動層２の長手方向の両端部に、Ｎ^+ シリコンの入力電圧コンタクト層３ａ、３ｂと入力電圧電極６ａ、６ｂがそれぞれ設けられている。 - 特許庁

To provide a ZnSe white light emitting diode that is equipped with a ZnCdSe/ZnSe active layer or a ZnSeTe active layer and a ZnSe substrate doped with SA light emitting impurities, which has a long service life and is improved in brightness by preventing the injected electrons from overflowing into a p-type clad layer, and by restraining the injected holes from overflowing into an n-type clad layer.例文帳に追加

ＺｎＣｄＳｅ／ＺｎＳｅ活性層またはＺｎＳｅＴｅ活性層とＳＡ発光不純物をドープしたＺｎＳｅ基板をもつＬＥＤにおいて、注入された電子がｐ型クラッド層へオーバーフローすること、注入された正孔がｎ型クラッド層へオーバーフローすることを防ぎ、より高輝度でより長寿命のＺｎＳｅ系白色発光ダイオードを提供すること。 - 特許庁

With respect to drain regions of an n-channel type MISFET and a p-channel type MISFET impressed with the voltage on standby, the length of a region between a region to connect a plug 14 and an n-type extension region or a p-type extension region is reduced in the extension direction of a gate electrode to limit the area of the drain region on a plane.例文帳に追加

スタンバイ時に電圧の印加されるｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのドレイン領域について、プラグ１４が接続される領域とｎ型エクステンション領域またはｐ型エクステンション領域との間の領域をゲート電極の延在方向で長さを縮小することによって平面におけるドレイン領域の面積の制限を行う。 - 特許庁

As the result, since parasite capacities Ca_1, Ca_2 produced between each of the p type well PWL1, 2 and the separation area NiSO and a parasite capacity Cb produced between the separation area NiSO and the semiconductor substrate PSUB are charged by the voltage application means, a time necessary for charge of the parasite capacities can be reduced and the deletion time can be shortened.例文帳に追加

その結果、非選択メモリセルＭＣ１、ＭＣ２が形成されているｐ型ウエルＰＷＬ１、２のそれぞれと分離領域ＮｉＳＯとの間に生じる寄生容量Ｃａ_1、Ｃａ_2および分離領域ＮｉＳＯと半導体基板ＰＳＵＢとの間に生じる寄生容量Ｃｂが、前記電圧印加手段によって充電されるため、寄生容量の充電に要する時間を低減でき、消去時間を短縮することができる。 - 特許庁

(A) The GaN-based LED chip 100 has a translucent substrate 101, and a GaN-based semiconductor layer L formed on the translucent substrate 101 wherein the GaN-based semiconductor layer L has a multilayer structure including an n-type layer 102, a light emitting layer 103, and a p-type layer 104 in this order from the translucent substrate 101 side.例文帳に追加

（Ａ）ＧａＮ系ＬＥＤチップ１００は、透光性基板１０１と、透光性基板１０１上に形成されたＧａＮ系半導体層Ｌとを有し、ＧａＮ系半導体層Ｌは、透光性基板１０１側からｎ型層１０２と、発光層１０３と、ｐ型層１０４とをこの順に含む積層構造を有している。 - 特許庁

The semiconductor device comprises a substrate 10 constituted of a group III-V nitride semiconductor; a semiconductor laminate 11 formed on a principal surface of the substrate 10, and including an n-type semiconductor layer 12 and a p-type semiconductor layer 14; and a first insulating film 15 which is formed on the semiconductor laminate 10, and of which heat conductivity is high in comparison with the semiconductor laminate 11.例文帳に追加

半導体装置は、III−Ｖ族窒化物半導体からなる基板１０と、基板１０の主面上に形成され、ｎ型半導体層１２及びｐ型半導体層１４を含む半導体積層体１１と、半導体積層体１０の上に形成され、半導体積層体１１と比べて熱伝導率が高い第１の絶縁膜１５とを備えている。 - 特許庁

The FET inverter further includes a common gate 150 surrounding the plurality of nanowire channels, a first contact 156 to the source regions of the one or more device layers doped with the n-type dopant, a second contact 158 to the source regions of the one or more device layers doped with the p-type dopant, and a common third contact 152 to the drain regions of each of the device layers.例文帳に追加

ＦＥＴインバータはさらに、複数のナノワイヤ・チャネルを取り囲む共通のゲート１５０と、ｎ型ドーパントでドープされた１つ又は複数のデバイス層のソース領域への第１のコンタクト１５６と、ｐ型ドーパントでドープされた１つ又は複数のデバイス層のソース領域への第２のコンタクト１５８と、デバイス層の各々のドレイン領域への共通の第３のコンタクト１５２とを含む。 - 特許庁

A high concentration drain layer 109A of the LOCOS offset drain-type high breakdown voltage MOS transistor is formed with a fixed distance from the end of a LOCOS oxide film 105 in a p-type electric field alleviating layer 104, and a concentration gradient of the end of the LOCOS oxide film 105 is made gradual so as to raise breakdown voltage by preventing electric field concentration.例文帳に追加

ＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタの高濃度ドレイン層１０９Ａを、Ｐ型電界緩和層１０４内においてＬＯＣＯＳ酸化膜１０５の端部から一定の距離をおいて形成し、ＬＯＣＯＳ酸化膜１０５の端部の濃度勾配を緩やかにし、電界集中を防ぎ、耐圧を向上させる。 - 特許庁

A metal silicide layer 13b, which includes nickel platinum silicide, is formed by a salicide process, on a source-drain n^+-type semiconductor region 7b of an n-channel type MISFETQn formed on the semiconductor substrate 1 and a gate electrode GE1, and on a source-drain p^+-type semiconductor region 8b of a p-channel type MISFETQp and a gate electrode GE2.例文帳に追加

半導体基板１に形成したｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用のｎ^＋型半導体領域７ｂおよびゲート電極ＧＥ１上と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン用のｐ^＋型半導体領域８ｂおよびゲート電極ＧＥ２上とに、ニッケル白金シリサイドからなる金属シリサイド層１３ｂをサリサイドプロセスで形成する。 - 特許庁

A memory element 1 comprises a field effect transistor element which is composed of two impurity diffusion areas 11, a gate electrode 13, and a gate insulating layer 12 on a p-type silicon board 10; and a variable resistance element which is composed of a lower electrode 19, an upper electrode 21, and a variable resistance layer 20 interposed between the lower and upper electrodes 19, 21.例文帳に追加

メモリ素子１は、ｐ型シリコン基板１０に、２箇所の不純物拡散領域１１とゲート電極１３およびゲート絶縁層１２から構成される電界効果型トランジスタ素子部と、下部電極１９と上部電極２１とで可変抵抗層２０を挟み構成された可変抵抗素子部とからなる。 - 特許庁

Furthermore, potential energy distribution on the surface is uniformized and stable ultrahigh-speed operation is established, by forming a thin layer 2A, where the conductivity is inverted into a first conductive type (p-type), at the exposed surface part of a second conductivity (n-type) of low-concentration semiconductor layer 2 being exposed by narrowing the light absorbing layer 1.例文帳に追加

さらに、光吸収層１を狭幅化するとにより露出する第二の導電型（ｎ型）の低濃度半導体層２の露出表面部分に、その導電型を第一の導電型（ｐ型）に反転させた薄層２Ａを形成することにより、該表面上におけあるポテンシャルエネルギー分布を均一化し、安定な超高速動作を可能にする。 - 特許庁

Thus, an RC circuit is comprised of parasitic capacity C_10 that is generated due to MOS structure formed of the conductor 15, the insulation film 14 and the resistor 13, resistance R of the resistor 13, and parasitic capacity C_1 that is generated due to MOS structure formed of the resistor 13, the insulation film 12 and the p-type semiconductor substrate 10.例文帳に追加

これにより、導電体１５、絶縁膜１４および抵抗体１３により形成されるＭＯＳ構造に起因して発生する寄生容量Ｃ_１０と、抵抗体１３の抵抗Ｒと、抵抗体１３、絶縁膜１２およびｐ型半導体基板１０により形成されるＭＯＳ構造に起因して発生する寄生容量Ｃ_１とによりＲＣ回路が構成される。 - 特許庁

A wafer 220 for nitride-based compound semiconductor elements is formed by laminating an n-type cladding layer formed of a nitride-based compound semiconductor containing Al at least partially, an active layer formed of a nitride-based compound semiconductor, and a p-type cladding layer formed of a nitride-based compound semiconductor layer containing Al at least partially on a substrate 201 formed of a nitride-based compound semiconductor.例文帳に追加

窒化物系化合物半導体素子用ウェハー２２０は、窒化物系化合物半導体からなる基板２０１の上に、少なくとも一部にＡｌを含む窒化物系化合物半導体からなるｎ型クラッド層、窒化物系化合物半導体からなる活性層及び少なくとも一部にＡｌを含む窒化物系化合物半導体からなるｐ型クラッド層が積層されてなる。 - 特許庁

Since it becomes possible to form a window area at a lower temperature than the conventional example by utilizing a 'blocking effect' and an 'extruding effect' by laminating a semiconductor layer doped with Si, etc., on another semiconductor layer containing an impurity for forming a window structure, the diffusion and intrusion of an impurity from a p-type clad layer to an active layer can be prevented.例文帳に追加

窓構造を形成するための不純物を含有した半導体層の上にＳｉなどをドープした半導体層を積層することにより、「ブロック効果」と「押し出し効果」とを利用して、従来よりも低温で窓領域を形成することが可能となり、ｐ型クラッド層から活性層への不純物の拡散・侵入を防ぐことができる。 - 特許庁

When introducing p-type impurities, a p-n junction diode is formed from this p+ impurity region 13 and n- impurity region 6, so that even if the p-n bonding diode is made conducting by reverse bias and even if a transistor is conducted by applying voltage to a gate electrode 5, no current will flow from a bit line 19 to the source line 17a.例文帳に追加

ｐ型の不純物が導入される場合、このｐ＋不純物領域１３とｎ−不純物領域６とによってｐｎ接合ダイオードが形成されるので、ゲート電極５に電圧を与えてトランジスタを導通させてもこのｐｎ接合ダイオードが逆バイアスされて導通せず、ビット線１９からソース線１７ａへ電流が流れない。 - 特許庁

In an organic photoelectric conversion element that has a transparent electrode and a counter electrode on and above a plastic substrate and has a photoelectric conversion layer composed of an n-type semiconductor material and a p-type semiconductor material between the transparent electrode and the counter electrode, the photoelectric conversion layer includes a bulk-shaped n-type semiconductor material and a particulate n-type semiconductor material.例文帳に追加

プラスチック基板上に透明電極及び対極を有し、該透明電極と対極との間に、ｎ型半導体材料とｐ型半導体材料で構成される光電変換層を有する有機光電変換素子において、該光電変換層がバルク状ｎ型半導体材料と粒子状ｎ型半導体材料とを含有することを特徴とする有機光電変換素子。 - 特許庁

The disclosed light-emitting diode includes a tunnel layer interposed between the p-type semiconductor layer and the transparent electrode layer, an opening part formed in the transparent electrode layer so as to expose the tunnel layer to the upside, a DBR formed inside the opening part, and an electrode pad formed on the transparent electrode layer so as to cover the DBR inside the opening part.例文帳に追加

開示された発光ダイオードは、ｐ型半導体層と透明電極層との間に介在されるトンネル層と、前記トンネル層を上側に露出させるように、前記透明電極層に形成された開口部と、前記開口部内に形成されるＤＢＲと、前記開口部内のＤＢＲを覆うように、前記透明電極層上に形成される電極パッドと、を備える。 - 特許庁

The drain/drift section 22 of a vertical MOSFET has the first parallel p-n structure constituted by repeatedly and alternately joining layered vertical first n-type regions oriented in the thickness direction of a substrate and layered vertical first p-type regions 22b also oriented in the thickness direction of the substrate to each other at a repeating pitch of P1.例文帳に追加

縦形ＭＯＳＦＥＴのドレイン・ドリフト部２２は、基板の厚み方向に配向する層状縦形の第１のｎ型領域２２ａと基板の厚み方向に配向する層状縦形の第１のｐ型領域２２ｂとを繰り返しピッチＰ１で基板の沿面方向へ交互に繰り返して接合して成る第１の並列ｐｎ構造である。 - 特許庁

The reticle having a first pattern hole corresponding to the opening of a resist film 102 for forming a source/drain region 115 included in an element region 11 by ion implanting and a second pattern hole corresponding to the opening of the resist film 102 for forming a diffused region 117 on a dummy region 113 on a p-type silicon substrate 101 by ion implanting is used.例文帳に追加

イオン注入により素子領域１１２に含まれるソース／ドレイン領域１１５をｐ型シリコン基板１０１上に形成するためのレジスト膜１０２の開口部に対応する第１のパターン孔と、イオン注入により拡散領域１１７をｐ型シリコン基板１０１上のダミー領域１１３に形成するためのレジスト膜１０２の開口部に対応する第２のパターン孔とを備えるレチクルを用いる。 - 特許庁

After p-type impurities have diffused from one main surface of a pair of main surfaces of an n-type substrate 1 and a p-n junction is formed, mesa-type grooves 5 are formed in the n-type substrate 1 so as to expose the p-n junction in prescribed regions, and glass films 7 are applied to the mesa-type groove 5.例文帳に追加

一対の主表面を有するｎ型基板１の一方の主表面からｐ型の不純物を拡散してｐｎ接合を形成した後に、一方の主表面から所定の領域にｐｎ接合が露出するようにｎ型基板１にメサ型の溝５を設け、このメサ型の溝５にガラス被膜７を形成する。 - 特許庁

The method of manufacturing the solar cell 100 includes a cleaning step of cleaning an exposure area R2 out of a backside of an n-type crystalline substrate 10n, before an i-type amorphous semiconductor layer 12i forming step, after a patterning step of the i-type amorphous semiconductor layer 11i and a p-type amorphous semiconductor layer 11p.例文帳に追加

太陽電池１００の製造方法は、ｉ型非晶質半導体層１１ｉ及びｐ型非晶質半導体層１１ｐのパターニング工程の後、ｉ型非晶質半導体層１２ｉの形成工程前に、ｎ型結晶シリコン基板１０ｎの裏面のうち露出領域Ｒ２のクリーニング工程を備える。 - 特許庁

An N-type first single-crystal silicon layer (collector region) 10c is provided on a silicon substrate 10a via a first insulating film 10b, and a P-type first polysilicon layer (base extracting region) 12 is provided on the N-type first single-crystal silicon layer 10c through the intermediary of a second insulating film 11.例文帳に追加

シリコン基板１０ａの上に第１の絶縁膜１０ｂを介してｎ型の第１の単結晶シリコン層（コレクタ領域）１０ｃが設けられており、該第１の単結晶シリコン層１０ｃの上には第２の絶縁膜１１を介してｐ型の第１のポリシリコン層（ベース用引き出し領域）１２が設けられている。 - 特許庁