「p=type」に関連した英語例文の一覧と使い方(165ページ目) - Weblio英語例文検索

By supplying a normal positive power supply voltage Vcc to the control terminal of the first n-type transistor and the negative power supply voltage to a control terminal of the second n-type transistor 24, any of high-level positive power supply voltage HV is outputted from a connecting part of the second p-type transistor 20 and the second n-type transistor.例文帳に追加

第１ｎ型トランジスタ１８の制御端に通常正電源電圧Ｖｃｃ、第２ｎ型トランジスタ２４の制御端に負電源電圧Ｖｓｓを供給することで、第２ｐ型トランジスタ２０と第２ｎ型トランジスタ２４の接続部から高レベル正電源電圧ＨＶのいずれかを出力する。 - 特許庁

This deals with a translucent positive electrode for a compound semiconductor light-emitting element of a gallium nitride series that is composed of a contact metal layer contacting a p-type semiconductor layer, and an electric current diffusion layer provided with a bonding pad and a part of the contact metal layer whose electric conductivity is equal to or larger than that of the contact metal layer.例文帳に追加

ｐ型半導体層に接するコンタクトメタル層、ボンディングパッドおよび該コンタクトメタル層上の一部に設けられ、その導電率がコンタクトメタル層以上の値である電流拡散層からなることを特徴とする窒化ガリウム系化合物半導体発光素子用透光性正極。 - 特許庁

A semiconductor light emitting element 1 includes: a light emitting laser structure portion 2 composed of an n-type clad layer 6, an active layer 7 and a p-type clad layer 8; a semiconductor multilayer film 3 having a structure formed by alternately laminating the first semiconductor film and second semiconductor film, differing in refractive index from each other; and a pair of electrodes 4 and 5.例文帳に追加

本発明の半導体発光素子１は、ｎ型クラッド層６、活性層７及びｐ型クラッド層８からなる発光レーザ構造部２と、互いに屈折率の異なる第１の半導体膜と第２の半導体膜とを交互に積層した構造を有する半導体多層膜３と、一対の電極４，５とを有する。 - 特許庁

The transparent electrode for the gallium nitride-based compound semiconductor light-emitting device comprises: a contact metal layer formed on a p-type semiconductor layer by the ohmic contact; a current diffusion layer which is formed on the contact metal layer and has a lower resistance value per unit distance on an electrode plane than a contact metal; and the bonding pad formed on the current diffusion layer.例文帳に追加

窒化ガリウム系化合物半導体発光素子用の透光性電極であって、ｐ型半導体層上にオーミック接触により形成されたコンタクトメタル層と、該コンタクトメタル層上に形成され、コンタクトメタルよりも電極平面での単位距離あたりの抵抗値が低い電流拡散層と、該電流拡散層上に形成されたボンディングパッドと、からなる透光性電極。 - 特許庁

A heterojunction field effect semiconductor device includes an electron traveling layer 31; first and second electron supply layers 32, 33; a cap layer 34; a source electrode 8; a drain electrode 9; a gate electrode 10; an insulation film 11 made of a silicon oxide; and a p-type metal oxide semiconductor film 12.例文帳に追加

本発明に従うヘテロ接合型電界効果半導体装置は、電子走行層３１と、第１及び第２の電子供給層３２，３３と、キャップ層３４と、ソース電極８と、ドレイン電極９と、ゲート電極１０と、シリコン酸化物から成る絶縁膜１１と、ｐ型金属酸化物半導体膜１２とを有している。 - 特許庁

Since the parasitic capacitance is reduced by isolating light receiving elements through an insulator or a dielectric isolating region 6 and direct contact is taken from a P type semiconductor substrate 2 becoming an anode region in a region 11 embedded with a low resistance conductor, series resistance is decreased and the frequency characteristics of a light receiving element can be enhanced.例文帳に追加

受光素子間を絶縁体または誘電体の分離領域６で分離することにより寄生容量が低減され、かつ、低抵抗の導電体を埋め込んだ導電体埋め込み領域１１でアノード領域となるＰ型半導体基板２から直接コンタクトを取ることによりシリーズ抵抗が低減されるため、受光素子の周波数特性を向上することができる。 - 特許庁

A semiconductor substrate 11 comprises an n^+-type semiconductor region 13 for composing a source region, a p-type semiconductor region 12 for composing a base region surrounding the source region, and a source electrode 21 that is arranged in the source region and comes into contact with the p- and n^+-type semiconductor regions 12, 13.例文帳に追加

半導体基板１１は、ソース領域を構成するｎ＋型半導体領域１３と、ソース領域を囲繞するベース領域を構成するｐ型半導体領域１２と、当該ソース領域に配置されｐ型半導体領域１２とｎ＋型半導体領域１３とに接触するソース電極２１と、を備える。 - 特許庁

The cancelling circuit further has a noise cancelling element 24 having a gate electrode E formed on a P-type semiconductor layer and an adjacent inter-element isolating region L via a gate insulating film 32 and connected to a gate electrode B of a P-ch MOSFET 2 and an N-type semiconductor layer connected to an output wire D.例文帳に追加

さらに、ゲート絶縁膜３２を介してＰ型半導体層及び隣接する素子間分離領域Ｌ上に形成され、Ｐｃｈ−ＭＯＳＦＥＴ２のゲート電極Ｂと接続されるゲート電極Ｅと、出力配線Ｄに接続されるＮ型半導体層とを備えるノイズキャンセル素子２４を有している。 - 特許庁

The semiconductor device 1 includes the superjunction region in an n-type epitaxial layer 13 comprising a plurality of n-type epitaxial layers 13X formed on an n+-type semiconductor substrate 12 by providing an n-type pillar region 15 and a p-type pillar region 14 alternately along a top surface of the n+-type semiconductor substrate 12.例文帳に追加

半導体装置１は、ｎ＋型半導体基板１２上に形成された複数のｎ型エピタキシャル層１３Ｘからなるｎ型エピタキシャル層１３内に、ｎ型ピラー領域１５とｐ型ピラー領域１４とをｎ＋型半導体基板１２の上面に沿って交互に設けてなるスーパージャンクション領域を備える。 - 特許庁

Then, a source-drain electrode 5 is provided to the pair of p^+-type contact layers 4 in ohmic contact, and a gate electrode 6 is provided on the exposure surface of an n^+-type contact layer 2, provided on the lower side of the channel layer 3 in ohmic contact, thus forming the junction FET.例文帳に追加

そして、一対のｐ^+型コンタクト層４上にオーミックコンタクトするようにソース・ドレイン電極５が設けられ、チャネル層３の下側に設けられるｎ^+型コンタクト層２の露出面上にオーミックコンタクトするようにゲート電極６が設けられることにより、接合型ＦＥＴが形成されている。 - 特許庁

The P-type MOSFET seals a gate 110 with an insulating material, forms a germanium-containing layer outside a sidewall 105, then diffuses germanium into a silicon layer or bulk silicon on an insulator through annealing or oxidization, and thus forms a slanted, built-in source/drain 40 of silicon-germanium and/or an extension section (geSiGe-SDE).例文帳に追加

Ｐ型ＭＯＳＦＥＴは、ゲート１１０を絶縁体で封止し、ゲルマニウム含有層を側壁１０５の外側に成層させ、次いで、アニーリング又は酸化により、ゲルマニウムを絶縁体上シリコン層又はバルクシリコンの中に拡散させて、勾配付き組み込みシリコン−ゲルマニウムのソース−ドレイン４０及び／又は延長部（ｇｅＳｉＧｅ−ＳＤＥ）を形成する。 - 特許庁

The nitride-contained semiconductor device is electrically connected to a source electrode 4, and a p-type gallium nitride (GaN) layer 3 extended projecting to a drain electrode 5 more than a gate electrode 6 is formed on a non-doped or n-type aluminum gallium (AlGaN) layer 2 as a barrier layer.例文帳に追加

本発明の実施の一形態に係る窒化物含有半導体装置は、ソース電極４に電気的に接続され、ゲート電極６よりもドレイン電極５側に突出して延在するｐ型窒化ガリウム（ＧａＮ）層３が、バリア層としてのノンドープ又はｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）層２上に形成されているものである。 - 特許庁

A photovoltaic device comprises a backside electric field layer composed of a silicon hydride film containing a p-type impurity element and oxygen and disposed between the semiconductor substrate and a back electrode, wherein the backside electric field layer includes an epitaxial layer formed on the semiconductor substrate side and a non-orientation microcrystal layer formed on the back electrode side.例文帳に追加

ｐ型不純物元素及び酸素を含む水素化珪素膜から構成される裏面電界層を半導体基板と裏面電極との間に具備する光起電力装置であって、前記裏面電界層が、前記半導体基板側に形成されたエピタキシャル層と、前記裏面電極側に形成された無配向微結晶層とを含むことを特徴とする光起電力装置とする。 - 特許庁

The surface light emitting element has a semiconductor layer comprising an n-type nitride semiconductor layer, an emission layer and a p-type nitride semiconductor layer wherein the semiconductor layer has a cavity extending from the emission layer to the n-type nitride semiconductor layer and the outer wall of the cavity is tapered reversely.例文帳に追加

少なくともｎ型窒化物半導体層、発光層およびｐ型窒化物半導体層からなる半導体層を有する面発光型発光素子であって、前記半導体層は少なくとも前記発光層から前記ｎ型窒化物半導体層にかけて貫通された空洞部を有し、且つ前記空洞部の外壁は逆テーパー形状とする。 - 特許庁

The electronic element includes a carbon nanotube 1 having the characteristics of a P-type semiconductor and provided with a source electrode 6 and a drain electrode 7 each having the characteristics of an N-type semiconductor, on both ends; and a bias electrode 2 and a control electrode 3 provided so as to oppose each other with the carbon nanotube 1 sandwiched.例文帳に追加

Ｎ型半導体の特性を有するソース電極６及びドレイン電極７が両端に設けられた、Ｐ型半導体の特性を有するカーボンナノチューブ１と、カーボンナノチューブ１を挟んで対向するように設けられるバイアス電極２及び制御電極３と、を備える電子素子である。 - 特許庁

The group III nitride-based semiconductor light emitting element has a light emitting part of pn junction double heterostructure obtained by forming a lower barrier layer 104 of n-type group III nitride-based semiconductor, a light emitting layer 105 of III nitride semiconductor, and a p-type upper barrier layer 106 sequentially on a crystal substrate 101.例文帳に追加

結晶基板１０１上に、ｎ形のＩＩＩ族窒化物半導体からなる下部障壁層１０４とＩＩＩ族窒化物半導体からなる発光層１０５とｐ形の上部障壁層１０６とを順次積層したｐｎ接合型ダブルヘテロ構造の発光部を有するＩＩＩ族窒化物半導体発光素子において、上部障壁層を、ｐ形のリン化硼素（ＢＰ）系半導体とする。 - 特許庁

The observation step acquires the SEM image by selectively detecting a secondary electron within an energy range E1 which includes a peak P21 of an energy distribution G21 of the secondary electron emitted from the p-type semiconductor region and does not include a peak P22 of an energy distribution G22 of the secondary electron emitted from the n-type semiconductor region.例文帳に追加

観察工程の際、ｐ型半導体領域から放出される二次電子のエネルギー分布Ｇ２１のピークＰ２１を含み、且つｎ型半導体領域から放出される二次電子のエネルギー分布Ｇ２２のピークＰ２２を含まないエネルギー範囲Ｅ１の二次電子を選択的に検出することにより、ＳＥＭ像を取得する。 - 特許庁

Moreover, on the single crystal layers 13 on the both sides of the floating gate 20 extending on a tunnel oxidized film 19, a pair of impurity diffusion layers 21 and 22 are formed, and an aluminum electrode 198 is connected for stabilizing a threshold value to a p-type impurity diffusion layer 195 neighboring the impurity diffusion layers 21 and 22.例文帳に追加

また、トンネル酸化膜１９上に延在した浮遊ゲート２０の両側の単結晶シリコン層１３には一対の不純物拡散層２１，２２が形成されており、不純物拡散層２１，２２と近接するｐ型不純物拡散層１９５には、しきい値を安定させるためのアルミニウム電極１９８が接続されている。 - 特許庁

A Darlington connection of a bipolar transistor 7 and a bipolar transistor 2 with a load L is made, a P type MOS transistor 5 is provided between the emitter of the bipolar transistor 2 and the base of the bipolar transistor 7, and an N type MOS transistor 6 is provided between the base and emitter of the bipolar transistor 7.例文帳に追加

負荷Ｌにバイポーラトランジスタ７とバイポーラトランジスタ２がダーリントン接続され、バイポーラトランジスタ２のエミッタとバイポーラトランジスタ７のベース間にＰ型ＭＯＳトランジスタ５が設けられ、バイポーラトランジスタ７のベースとエミッタ間にＮ型ＭＯＳトランジスタ６が設けられる。 - 特許庁

A semiconductor device 10 comprises a first semiconductor region 28 of gallium nitride (GaN) doped with magnesium which is a p-type impurity, a second semiconductor region 34 of gallium nitride, and an impurity diffusion suppression film 32 which is interposed between the first semiconductor region 28 and the second semiconductor region 34 and made of silicon oxide (SiO_2).例文帳に追加

本発明の半導体装置１０は、ｐ型の不純物であるマグネシウムを含む窒化ガリウム（GaN）の第１半導体領域２８と、窒化ガリウムの第２半導体領域３４と、第１半導体領域２８と第２半導体領域３４の間に介在している酸化シリコン（SiO_2）の不純物拡散抑制膜３２を備えていることを特徴としている。 - 特許庁

The current detecting circuit is formed of a p-type output MOS transistor M1 as an element to be protected, a clamping circuit 1 for clamping a gate-source voltage of the output MOS transistor M1, a detecting circuit 2 for detecting operation of the clamping circuit 1, and a comparator circuit 3 for comparing the reference potential Vref and potential of output signal Out.例文帳に追加

本発明の電流検知回路は、被保護素子であるｐ型の出力ＭＯＳトランジスタＭ１と、出力ＭＯＳトランジスタＭ１のゲート・ソース間電圧をクランプするクランプ回路１と、クランプ回路１が動作したことを検出する検出回路２と、基準電位Ｖｒｅｆと出力信号Ｏｕｔの電位を比較するコンパレータ回路３で構成されている。 - 特許庁

In such a p-type semiconductor region 3, the path in which current flows becomes narrow, when the amount of current is smaller than a prescribed amount in the breakdown of the constant-voltage diode 10; and since the path in which the current flows becomes wide, when the amount of current is equal to or larger than a prescribed amount, thus stabilizing an output voltage.例文帳に追加

このようなＰ型半導体領域３によれば、定電圧ダイオード１０のブレークダウン時において、電流量が所定量より少ない場合には電流の流れる経路が狭くなり、電流量が所定量以上の場合には電流の流れる経路が広くなるため、出力電圧が安定する。 - 特許庁

Light not entering the escape cone of the light emitting layer 3 but radiated therefrom in the axial direction of nanocolumn is absorbed by the absorption/re-emission layer 6 and light is re-emitted from that escape cone to the outside of the nanocolumn, and thereby the rate of light being absorbed by the silicon substrate 1 or the translucent p-type electrode 5 is reduced.例文帳に追加

したがって、発光層３のエスケープコーンに入らず、該発光層３からナノコラムの軸方向に放射された光は、前記吸収・再発光層６で吸収・再発光されて、そのエスケープコーンからナノコラムの外部へ放出されるので、シリコン基板１やｐ型電極５に吸収される割合が減少する。 - 特許庁

The method of manufacturing the semiconductor device includes: forming an etching inhibition layer 107; then forming an n-type extension region (diffusion layer) 112 and a p-type extension region (diffusion layer) 115 in a silicon substrate (semiconductor substrate) 104; and then cleaning the top surface of the silicon substrate 104 in a state where the etching inhibition layer 107 is formed.例文帳に追加

半導体装置の製造方法では、エッチング抑制層１０７を形成した後に、シリコン基板（半導体基板）１０４内にn型エクステンション領域（拡散層）１１２およびp型エクステンション領域（拡散層）１１５を形成した後、エッチング抑制層１０７を形成した状態でシリコン基板１０４の上面を洗浄する。 - 特許庁

This fire receiver in P type fire alarm equipment is provided with a line display part for displaying the line of a predetermined fire sensor, an address display part for displaying the address of the predetermined fire sensor, and a room number display part for displaying the room number of a room where the predetermined fire sensor is set when the predetermined fire sensor issues warning.例文帳に追加

Ｐ型火災報知設備における火災受信機において、所定の火災感知器が発報したときに、上記所定の火災感知器の回線を表示する回線表示部と、上記所定の火災感知器のアドレスを表示するアドレス表示部と、上記所定の火災感知器が設置されている部屋の部屋番号を表示する部屋番号表示部とを有するＰ型火災報知設備における火災受信機である。 - 特許庁

A mixture obtained by mixing aqueous ammonia to the water solution of the organic polymer matter having a carboxyl group is applied to the inclined side face 10 of a semiconductor substrate 1 composed of an n^+-type semiconductor region 7, an n-type semiconductor region 8 and a p-type semiconductor region 9, and baking processing is conducted to form the protection film 6 having negative electric charge.例文帳に追加

ｎ^＋形半導体領域７とｎ形半導体領域８とｐ形半導体領域９とから成る半導体基体１の傾斜側面１０に、カルボキシル基を有する有機高分子物質の水溶液にアンモニア水を混合したものを塗布し、ベ−キング処理して負電荷を有する保護膜６を形成する。 - 特許庁

The fine light emitting element is constituted such that light is emitted by application of a voltage on a planar electrode, and the fine light emitting element is constituted such that semiconductor particles made of a 14-group semiconductor are situated in a position where a voltage is applied by the planar electrode consisting of a pair of P-type and N-type 14-group semiconductor formed on a substrate.例文帳に追加

プレーナ電極への電圧印加によって発光するように構成した微細発光素子であって、１４族半導体からなる半導体微粒子を基板上に形成された一対のＰ型とＮ型の１４族半導体からなるプレーナ電極によって電圧が印加される位置に配置するようにして前記微細発光素子を構成する。 - 特許庁

The field effect transistor (FET) includes a plurality of device layers disposed vertically in a stack, each device layer has a source region, a drain region and a plurality of nanowire channels 110 connecting the source region and the drain region, wherein the source and drain regions of one or more of the device layers are doped with an n-type dopant or a p-type dopant.例文帳に追加

電界効果トランジスタ（ＦＥＴ）インバータは、スタック内で垂直方向に配置された複数のデバイス層を含み、各デバイス層は、ソース領域、ドレイン領域、及びソース領域とドレイン領域を接続する複数のナノワイヤ・チャネル１１０を有し、ここで１つ又は複数のデバイス層のソース及びドレイン領域はｎ型ドーパント、又はｐ型ドーパントでドープされる。 - 特許庁

The VCO circuit 100 is equipped with: a bias circuit 101 composed of a buffer circuit B11, a P-type MOS transistor Q11, and a capacitor C11; an amplifier A11; and a resonant circuit 102 composed of an inductor L11, a variable capacitor C12, a capacitor C13 with a switch, C14, etc.例文帳に追加

上記課題を解決するために、ＶＣＯ回路１００に、バッファ回路Ｂ１１、Ｐ型ＭＯＳトランジスタＱ１１及びキャパシタＣ１１からなるバイアス回路１０１と、アンプＡ１１と、インダクタＬ１１、可変キャパシタＣ１２、及びスイッチ付きキャパシタＣ１３、Ｃ１４、・・・からなる共振回路１０２と、を備える。 - 特許庁

In the process for fabricating a photoelectric conversion element, a p-layer constituting the photoelectric conversion element having a pin junction is formed by depositing a first p-layer 7 having a film thickness of 5 nm or less and added with impurities uniformly, and then depositing a second p-layer 8 on the first p-layer 7 by gas decomposition containing no p-type impurity.例文帳に追加

ｐｉｎ接合を有する光電変換素子を構成するｐ層を、５ｎｍ以下の膜厚を有する均一に不純物が添加された第１ｐ層７を成膜し、該第１ｐ層７上にｐ型不純物を含まないガス分解によって第２ｐ層８を成膜することにより形成する光電変換素子の製造方法を提供することにより、上記課題を解決する。 - 特許庁

On a p type silicon substrate 111 of a semiconductor device 100, a charge holding region 112 composed of fine particle dispersion regions 112a and 112b, an SiO_2 film 115 which functions as an insulating film, an n type polycrystal silicon electrode 116 which functions as an upper electrode are provided from bottom up.例文帳に追加

半導体装置１００において、ｐ型シリコン基板１１１上には、微粒子分散領域１１２ａおよび微粒子分散領域１１２ｂからなる電荷保持領域１１２、絶縁膜として機能するＳｉＯ_2膜１１５、および上部電極として機能するｎ型多結晶シリコン電極１１６が下から順に設けられている。 - 特許庁

To provide a diode chip in which direct high-dense mounting on a circuit board without using wires and deterioration can be performed and variation in impedance characteristics in an electrode terminal is suppressed, by providing a pair of electrode terminals each corresponding to a p-type semiconductor region and an n-type semiconductor region on one surface of a silicon substrate.例文帳に追加

Ｐ型半導体領域及びＮ型半導体領域にそれぞれ対応する一対の電極端子をシリコン基板の一の面に設けることによって、ワイヤを介さずに直接回路基板上への高密度実装を可能とすると共に、電極端子におけるインピーダンス特性の低下及びバラツキを抑えたダイオードチップを提供することである。 - 特許庁

This nitride semiconductor device comprises an n-type nitride semiconductor layer 220, an electron emitting layer 230 comprising a nitride semiconductor layer including a tertiary group transition element, formed on the n-type nitride semiconductor layer, an active layer 240 formed on the electron emitting layer, and a p-type nitride semiconductor layer 250 formed on the active layer.例文帳に追加

窒化物半導体発光素子は、ｎ型窒化物半導体層２２０と、前記ｎ型窒化物半導体層上に形成され、第３族転移元素を含む窒化物半導体層からなる電子放出層２３０と、前記電子放出層上に形成された活性層２４０と、前記活性層上に形成されたｐ型窒化物半導体層２５０と、を含む。 - 特許庁

At the time of manufacturing a photoelectric conversion element provided with a semiconductor layer containing n-type impurities and a semiconductor layer containing p-type impurities formed thereon, the semiconductor layer containing n-type impurities is made to contain a first n-type impurity having a relatively small atomic radius and a second n-type impurity having a relatively large atomic radius.例文帳に追加

ｎ型不純物半導体層と、その上に形成されたｐ型不純物半導体層とを備えた光電変換素子を作製するにあたって、ｎ型不純物半導体層に、相対的に小さな原子半径を有する第１のｎ型不純物と、相対的に大きな原子半径を有する第２のｎ型不純物とを含有させる。 - 特許庁

A silicon carbide epitaxial layer 102 has an accumulation type channel layer 115 containing n type impurity between a well region 105 and the gate insulating film 111, and a dislocation change layer 116 for changing Basal Plane dislocation containing p type impurity to blade-shaped dislocation between the wall region 105 and the accumulation type channel layer 115.例文帳に追加

炭化珪素エピタキシャル層１０２は、ウェル領域１０５とゲート絶縁膜１１１との間にｎ型不純物を含む蓄積型チャネル層１１５を有し、ウェル領域１０５と蓄積型チャネル層１１５との間にｐ型の不純物を含むＢａｓａｌＰｌａｎｅ転位を刃状転位に変化させるための転位変化層１１６を有している。 - 特許庁

An organic photoelectric conversion element of the present invention comprises a cathode, a photoelectric conversion layer containing a p-type organic semiconductor material and an n-type organic semiconductor material, a hole transport layer containing a hole transport material, and an anode, which each are laminated in that order.例文帳に追加

また、ｐ型共役系高分子を光電変換層におけるｐ型有機半導体材料として用いた光電変換素子を製造する際に、環境管理された雰囲気や不活性ガス雰囲気を採用しない場合であっても、光電変換効率の絶対値の低下やそのバラツキの発生（安定性の低下）を最小限に抑制しうる手段を提供する。 - 特許庁

On the basis of the resulting relationship a capacitor 12 charges and discharges a current mirror circuit 8 and a P type MOS transistor 4, to generate an output signal 'Vout'.例文帳に追加

カレントミラー回路１０を構成するＰ型ＭＯＳトランジスタ３によって、差動増幅回路７に一定電流“Ｉ_ｃｏｎｔ”を供給させながら、この差動増幅回路７によって、入力信号“Ｖ_ｉｎ”と、しきい値となる定電圧“Ｖ_Ｅ１”との大小関係を判定させるとともに、この判定関係に基づき、カレントミラー回路８、Ｐ型ＭＯＳトランジスタ４に、コンデンサ１２を放電または充電させ、出力信号“Ｖ_ｏｕｔ”を生成させる。 - 特許庁

The paste composition are the paste composition for forming the impurities layer or the electrode layer on the p-type silicon semiconductor board 1 and comprise aluminum powder, an organic vehicle and inorganic compound powder having a lower thermal expansion coefficient than aluminum and one of whose melting temperature, whose softening temperature or whose decomposition temperature is higher than the aluminum melting point.例文帳に追加

ペースト組成物は、ｐ型シリコン半導体基板１の上に不純物層または電極層を形成するためのペースト組成物であって、アルミニウム粉末と、有機質ビヒクルと、熱膨張率がアルミニウムよりも小さく、かつ、溶融温度、軟化温度および分解温度のいずれかがアルミニウムの融点よりも高い無機化合物粉末とを含む。 - 特許庁

A transparent oxide electrode 12 is provided on an insulating substrate, on which a diamond-like carbon layer 14, micro crystal p-type semiconductor layer 16, amorphous intrinsic semiconductor layer 20 and amorphous n-type semiconductor layer 22 are sequentially provided, with a metal electrode layer 24 provided on the amorphous n-type semiconductor layer 22.例文帳に追加

絶縁性基板上に透明酸化物電極１２を設け、その透明酸化物電極上にダイヤモンドライクカーボン層１４と微結晶ｐ型半導体層１６と非晶質真性半導体層２０と非晶質ｎ型半導体層２２とを順次設け、非晶質ｎ型半導体層２２の上に金属電極層２４とを設ける太陽電池装置およびその製造方法。 - 特許庁

To provide a nitride semiconductor light emitting device for flip chip and its manufacturing method improved in a luminance characteristic and a driving voltage characteristic capable of reducing an adhesion defect and improving the luminance characteristic by improving adhesiveness between a p metal layer and a p-type nitride semiconductor layer, reflection efficiency, current diffusion efficiency, and contact resistance.例文帳に追加

pメタル層とp型窒化物半導体層間の密着性と、反射効率及び電流拡散効率と、接触抵抗とを改善することにより、輝度及び駆動電圧特性の向上されたフリップチップ用窒化物半導体発光素子及びその製造方法に関し、密着力不良を減少し、輝度特性を改善する。 - 特許庁

The semiconductor light emitting element comprises a n-type GaN semiconductor layer, an active layer formed on the gallium surface of the n-type GaN semiconductor layer, a p-type semiconductor layer formed on the active layer, and a n-type electrode containing a lanthanum (La)-nickel (Ni) alloy, formed on the nitrogen surface of the n-type GaN semiconductor layer.例文帳に追加

本発明による半導体発光素子は、ｎ型ＧａＮ半導体層、ｎ型ＧａＮ半導体層のガリウム表面に形成された活性層、活性層上に形成されたｐ型半導体層と共に、ｎ型ＧａＮ半導体層の窒素表面に形成されたランタン（Ｌａ）−ニッケル（Ｎｉ）合金を含むｎ型電極を含む。 - 特許庁

Since incident ion charges escape through the first and second P-type diffusion layers 7 and 11 at dry etching for the formation of the metal wirings, charge up will not take place on the first and second gate electrodes 4 and 6 or the characteristics will not become unbalanced by charge up and thereby no difference appears in the characteristics between transistors.例文帳に追加

上記構成をとることにより金属配線を形成する時のドライエッチングを行っても、入射イオン電荷が第一のＰ型拡散層７および第二のＰ型拡散層１１を通じて逃れるので第一のゲート電極４と第二のゲート電極６がチャージアップしない、あるいはチャージアップしてもアンバランスが生じないためトランジスタ間の特性に差が発生しない。 - 特許庁

The semiconductor optical detecting device 1 includes: a p-type semiconductor region 18 that is formed at the side of a surface 3a of a semiconductor substrate 3 and composes a photodiode 28 by a pn junction 26 with the semiconductor substrate 3; and a signal processing circuit section 9 formed at the side of the surface 3a of the semiconductor substrate 3.例文帳に追加

半導体光検出装置１は、半導体基板３の表面３ａ側に形成されており、半導体基板３とのｐｎ接合２６によりフォトダイオード２８を構成するｐ型半導体領域１８と、半導体基板３の表面３ａ側に形成されている信号処理回路部９と、を備えている。 - 特許庁

To provide a gallium nitride LED element having a vertical structure for increasing light-emitting efficiency and maximizing the effect of improving external quantum efficiency, by forming surface unevenness which is a fine light scattering structure on a surface of an n-type gallium nitride layer on the light-emitting side and a p-type gallium nitride layer on the reflection side.例文帳に追加

発光側のｎ型窒化ガリウム層の表面及び反射側のｐ型窒化ガリウム層の表面に微細な光散乱構造である表面凹凸を形成することで、光放出効率を増加させ、外部量子効率の改善効果を極大化する垂直構造の窒化ガリウム系ＬＥＤ素子を提供する。 - 特許庁

A low voltage driven n-channel transistor LV-N-LVt of a low threshold value type is formed directly on a p-type silicon substrate 1 without forming a well, and a process is reduced by integrating the ion injection process for the threshold value adjustment with the ion injection process for the threshold value adjustment of other transistor.例文帳に追加

低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔをウェルを形成せず、直接Ｐ型のシリコン基板１に形成するようにし、閾値調整のためのイオン注入工程を他のトランジスタの閾値調整のためのイオン注入工程と統合させることで工程の短縮を図る。 - 特許庁