「p=type」に関連した英語例文の一覧と使い方(163ページ目) - Weblio英語例文検索

A P type semiconductor and an N type semiconductor are formed in a sheet form by mixing metals by a prescribed component ratio, the sheets are cut by a prescribed thermoelectric element specification, sheets 101 of the same material which are made of the metals mixed by the prescribed component ratio and then cut are laminated, the laminated sheets are crimped to generate a final thermoelectric element 100.例文帳に追加

金属を予め決められた成分比で混合してＰ型半導体またはＮ型半導体をシート形態で形成し、該シートを予め決められた熱電素子スペックによってカットし、予め決められた成分比で混合されてカットされた同一材料のシート１０１を積層し、該積層されたシートを圧着して最終熱電素子１００を生成する。 - 特許庁

The variable resistance element X includes: an oxide part 4 having P-type semiconductive property; a pair of electrodes 1 joined to the oxide part 4 while separating from each other; a second electrode 2 joined to the oxide part 4 between the pair of electrodes 1; and an electrode 3 joined to the oxide part 4 while having a portion opposed to the electrode 2 through the oxide part 4.例文帳に追加

本発明の抵抗変化型素子Ｘは、Ｐ型半導性を有する酸化物部４と、相互に離隔して酸化物部４に接合する一対の電極１と、一対の電極１の間において酸化物部４に接合する電極２と、酸化物部４を介して電極２に対向する部位を有して酸化物部４に接合する電極３とを備える。 - 特許庁

A first insulated separation film 5a which partitions an active region and a second insulation isolating film 5b which is thinner than the first insulation isolating film 5a and separates the active region into a first active region 6 and a second active region 7 as element isolation layers made of LOCOS are formed on the major surface S of a p-type silicon substrate 1.例文帳に追加

Ｐ型シリコン基板１の主表面ＳにＬＯＣＯＳからなる素子分離層として、活性領域を区画する第１の絶縁分離膜５ａと、この第１の絶縁分離膜５ａよりも厚さが薄く、且つ、活性領域を第１の活性領域６と第２の活性領域７とに分離する第２の絶縁分離膜５ｂを形成する。 - 特許庁

The input protecting circuit includes an input protecting resistor 4 connected between an external input terminal 2 and buffer circuits 3 connected with the internal circuit, and a p-type MOS transistor 5 and an input protective resistor 6 to which one end is connected to a power supply and the other end is connected between the external input terminal 2 and the input protective resistor 4.例文帳に追加

上記課題を解決するために、本発明に係る入力保護回路は、外部入力端子２と内部回路に接続するバッファ回路３との間に接続される入力保護抵抗４と、一端が電源に接続され、他端が外部入力端子２と入力保護抵抗４との間に接続されたｐ型ＭＯＳトランジスタ５及び入力保護抵抗６と、を備える。 - 特許庁

In this manufacturing method for obtaining the semiconductor device, a low-resistance region in an N-type polycrystalline silicon resistor is formed simultaneously by a process for forming the source and drain of an NMOS transistor, and the low-resistance region in the P-type polycrystalline silicon resistor is formed simultaneously by a process for forming the source and drain of a PMOS transistor region.例文帳に追加

これを得る製造方法においては、ＮＭＯＳトランジスタのソース、ドレインを形成する工程で同時にＮ型多結晶シリコン抵抗体内の低抵抗領域を形成し、また、ＰＭＯＳトランジスタ領域のソース、ドレインを形成する工程で同時にＰ型多結晶シリコン抵抗体内の低抵抗領域を形成するようにした。 - 特許庁

A semiconductor memory device includes a memory cell array region A formed in a p-type well 1 where a plurality of memory cells are arranged in a matrix, a plurality of word lines 13 for commonly connecting memory cells aligned in the same row, and a protective diode region B formed in the p-well 1 to be separated from the memory cell array region A.例文帳に追加

半導体記憶装置は、Ｐ型ウェル１に形成され、複数のメモリセルが行列状に配置されたメモリセルアレイ領域Ａと、複数のメモリセルのうち同一の行に並ぶメモリセル同士を共通に接続する複数のワード線１３と、Ｐ型ウェル１にメモリセルアレイ領域Ａと分離して形成された保護ダイオード領域Ｂとを有している。 - 特許庁

A semiconductor device 15 is provided with a vertical MOSFET (semiconductor element) including a semiconductor substrate 2 having a principal plane with a plane orientation of {110}, an n-type drift region 3 formed on the principal plane of the semiconductor substrate 2, and a p-type column region 16 formed in the n-type drift region 3 to form a super junction structure.例文帳に追加

半導体装置１５は、面方位が｛１１０｝である主面を有する半導体基板２と、半導体基板２の上記主面上に設けられたｎ型ドリフト領域３と、ｎ型ドリフト領域３中に設けられ、スーパージャンクション構造を構成するｐ型コラム領域１６と、を含む縦型ＭＯＳＦＥＴ（半導体素子）を備えている。 - 特許庁

Power supply voltages dominated by negative loads are impedance-converted by P-type operational amplifiers 76, 77; a power supply voltage dominated by a positive load is impedance-converted by N-type operational amplifier 80; and power supply voltages equally dominated by positive and negative loads are impedance-converted by P-N change-over type operational amplifiers 78, 79.例文帳に追加

負の負荷が支配的である電源電圧についてはＰ型オペアンプ７６、７７によりインピーダンス変換し、正の負荷が支配的である電源電圧についてはＮ型オペアンプ８０によりインピーダンス変換し、正負共に同等の負荷が支配的な電源電圧についてはＰＮ切り替え型オペアンプ７８、７９によりインピーダンス変換する。 - 特許庁

A light emitting diode comprises a gallium nitride based compound semiconductor light emitting device structured by lamination in n-type and p-type manners, and a fluorescent dye or a fluorescent pigment which is excited by visible light from the gallium nitride based compound semiconductor light emitting device and emits visible light of a wavelength longer than an excitation wavelength and carries out the color correction of the gallium nitride based compound semiconductor light emitting device.例文帳に追加

発光ダイオードは、ｎ型及びｐ型に積層されてなる窒化ガリウム系化合物半導体発光素子と、前記窒化ガリウム系化合物半導体発光素子からの可視光により励起されて、励起波長よりも長波長の可視光を出して前記窒化ガリウム系化合物半導体発光素子の色補正をする蛍光染料又は蛍光顔料とを有する。 - 特許庁

A plurality of SiO2 buried layers having trench filling-up shapes is formed (steps S10, S14, S18) and n- and p-type SiC epitaxial layers and an n-type SiC source areas are formed in the circumferences of the buried layers (steps S12, S16, S20, and S22).例文帳に追加

トレンチを埋める形状でありＳｉＯ_2を材料とする複数の埋め込み層を形成し（工程Ｓ１０，Ｓ１４，Ｓ１８）、その周辺にＳｉＣを材料とするｎ型エピ層，ｐ型エピ層，ｎ型ソース領域を形成し（工程Ｓ１２，Ｓ１６，Ｓ２０，Ｓ２２）、フッ酸エッチングにより各埋め込み層をエッチングして（工程Ｓ２４）、ｎ型ソース領域２０の表面からｎ型エピ層１２に達するトレンチを形成する。 - 特許庁

In this method for manufacturing this thermoelectric converting device, a set of array bodies where only the p type thermoelectric semiconductor elements 1 and the n type thermoelectric semiconductor elements 2 are arrayed are preliminarily manufactured on the polymer sheets 7 and 8, and both of them are fit to each other, and those respective elements are bonded to the electrodes at predetermined positions so as to be integrated.例文帳に追加

製造にあたっては、予め高分子シート７及び８上に、それぞれ、ｐ型熱電半導体エレメント１及びｎ型熱電半導体エレメント２のみを配置した１組の配列体を予め作製しておき、両者を嵌め合せ、各エレメントを所定の位置で電極に接合して、一体化する。 - 特許庁

An n-type nitride semiconductor layer 32, active layer 33, and p-type nitride semiconductor layer 34 are formed sequentially on a nitride single crystal growth substrate 31, and at a nearly central region across the n-type nitride layer's surface, a high-resistance region 34a where the nitride single crystal is damaged is formed via a mask M whose middle is made open.例文帳に追加

窒化物単結晶成長用基板３１上に順次ｎ型窒化物半導体層３２、活性層３３、ｐ型窒化物半導体層３４を形成し、ｎ型窒化物層の表面の少なくとも一面のほぼ中央領域に中央が開放されたマスクＭを介して窒化物単結晶が損傷された高抵抗領域３４ａを形成する。 - 特許庁

An input protective element 1 has a p-type semiconductor substrate 2, a P-well area 4 formed on the surface of the substrate 2, p- and n-type contact areas 5 and 6 formed in the area 4, and a deep N-well area 3 which surrounds the area 4 and is maintained in an electrically floating state.例文帳に追加

ｐ型半導体基板２と、前記ｐ型半導体基板２の表面に形成されたＰウェル領域４と、前記Ｐウェル領域４内に形成されたｐ型コンタクト領域５及びｎ型コンタクト領域６と、前記Ｐウェル領域４を取り囲むと共に、電気的にフローティングな状態に保持された深いＮウェル領域３とを有する - 特許庁

Output potential variation occurring instantaneously upon turning off the switch is suppressed and a penetration voltage can be brought substantially to zero when a switch comprising n-type and p-type field effect transistors is turned off by applying a voltage Vin-Vdd/2 to the back gate electrode, where Vin is the input voltage of the complementary switch circuit and Vdd is a power supply voltage.例文帳に追加

相補型スイッチ回路の入力電圧をＶｉｎとし、電源電圧をＶｄｄとした場合、Ｖｉｎ−Ｖｄｄ／２の電圧をこのバックゲート電極に印加することにより、スイッチが切れる瞬間に生じる出力電位変動を低減して、ｎ型とｐ型の電界効果トランジスタのスイッチのオフ時の突き抜け電圧をほぼ０にすることができる。 - 特許庁

The thermoelectric conversion material contains a thermoelectric conversion material having a composition represented by Fe_xAl_yV_100-x-y, and a thermoelectric conversion element has a structure in which a p-type thermoelectric element containing the thermoelectric conversion material and an n-type thermoelectric element containing an n-type thermoelectric conversion material are alternately connected in series.例文帳に追加

Ｆｅ_ｘＡｌ_ｙＶ_１００−ｘ−ｙで表される組成を有する熱電変換材料を含有することを特徴とする熱電変換材料、および前記熱電変換材料を含むｐ型の熱電素子と、ｎ型の熱電変換材料を含むｎ型の熱電素子と、を交互に直列に接続したことを特徴とする熱電変換素子。 - 特許庁

Namely, in a nitride gallium light-emitting device, there are provided: the graphite strip 2 used as one electrode; an active layer put between an n-type gallium nitride semiconductor layer 3 and a p-type gallium nitride semiconductor layer 5 on a part or the whole of a front surface of the graphite strip; and a partial electrode 6 used as the other electrode in an outermost semiconductor layer.例文帳に追加

すなわち、窒化ガリウム系発光素子において、一方の電極となるグラファイトストリップと、該グラファイトストリップの表面の一部又は全面に、ｎ型窒化ガリウム半導体層とｐ型窒化ガリウム半導体層に挟まれた活性層と、前記最外層の半導体層に他方の電極となる部分電極と、を設けた線状発光素子である。 - 特許庁

In a photoelectric conversion element which has a conductive support body, a photosensitive layer including semiconductor fine grains adsorbing pigment applied on the conductive support body, a charge moving layer and a counter electrode, and in which pigment is sensitized, p-type inorganic compound semiconductor and fused salt electrolyte are included in the charge moving layer, and the photoelectric conversion element and a solar battery are constituted.例文帳に追加

導電性支持体、該導電性支持体上に塗設された色素を吸着した半導体微粒子を含む感光層、電荷移動層および対極を有する色素増感された光電変換素子において、該電荷移動層にｐ型無機化合物半導体および溶融塩電解質を含有させて光電変換素子および太陽電池を構成する。 - 特許庁

This presents a nitride semiconductor light emitting device that includes a p-type nitride layer, an active layer including a quantum well structure, and an n-type nitride semiconductor layer all formed on a semiconductor substrate, wherein the active layer includes a first nitride semiconductor layer, a second nitride semiconductor layer, and a third nitride semiconductor layer whose compositions are different from one another, as well as its manufacturing method.例文帳に追加

半導体基板上に形成された、ｐ型窒化物半導体層と、量子井戸構造を含む活性層と、ｎ型窒化物半導体層と、を含み、活性層は、互いに組成の異なる、第１の窒化物半導体層と、第２の窒化物半導体層と、第３の窒化物半導体層と、を含んでいる窒化物半導体発光素子とその窒化物半導体発光素子の製造方法である。 - 特許庁

In a method of manufacturing a semiconductor device, when forming source and drain regions of a MOS transistor having LDD structure, after forming a gate electrode 103 on a p-type silicon substrate 101 via a gate insulation film 102, ion injection is performed with the gate electrode 103 and the like being an ion injection mask, and an n-type low concentration impurity region 106 is formed by thermal treatment.例文帳に追加

ＬＤＤ構造を有するＭＯＳトランジスタのソース・ドレイン領域の形成において、Ｐ型シリコン基板１０１上にゲート絶縁膜１０２を介して、ゲート電極１０３を形成後、ゲート電極１０３等をイオン注入マスクとして、イオン注入を行い、さらに熱処理によって、ｎ−低濃度不純物領域１０６を形成する。 - 特許庁

As a photovoltaic element used is a photovoltaic element including as a component a laminate wherein an n-type impurity semiconductor silicon thin film and a p-type impurity semiconductor silicon thin film are bonded via an intrinsic semiconductor silicon thin film, and at least one of those silicon thin films is a silicon thin film containing chlorine atoms at a concentration of, for example, 0.005 to 5 atom.%.例文帳に追加

光起電力素子として、ｎ型不純物半導体であるシリコン系薄膜とｐ型不純物半導体であるシリコン系薄膜とが真性半導体であるシリコン系薄膜を介して接合され、且つこれらシリコン系薄膜の少なくとも１つが例えば０．００５原子％〜５原子％の濃度の塩素原子を含有するシリコン系薄膜である積層体を構成要素とする光起電力素子を使用する。 - 特許庁

Further, the semiconductor integrated circuit shown in Fig. has logic gates (G1, G2) using transistors such that either of a p-type MOS transistor and an n-type transistor has high threshold characteristics, so the transistor having the high threshold characteristics is selectively inserted into a signal path of either of signals (rising and falling) of two phases propagated in the circuit.例文帳に追加

また、図１に示す半導体集積回路は、ｐ型ＭＯＳトランジスタまたはｎ型トランジスタの一方に高しきい値特性のトランジスタを用いた論理ゲート（Ｇ１，Ｇ２）を有するため、回路を伝播する２相の信号（立ち上がりおよび立ち下り）のうちの何れか一方の信号経路に高しきい値特性のトランジスタを選択的に挿入することが可能になる。 - 特許庁

To prevent current leak from a junction interface between a P-layer and an N-layer which are exposed in a side wall of a trench or a vertical hole when electrochemically etching a semiconductor board from a trench, or a vertical hole part formed in a wafer with an N-type epitaxial layer on a P-type semiconductor board in a manufacturing method of a semiconductor pressure sensor.例文帳に追加

半導体圧力センサの製造方法において、Ｐ型半導体基板上にＮ型エピタキシャル層を有するウエハに形成されたトレンチもしくは垂直穴部分から半導体基板を電気化学エッチングする際に、トレンチもしくは垂直穴の側壁に露出するＰ層とＮ層との接合界面からの電流リークを防止する。 - 特許庁

The metal ions controlling the valence electron or forming the solid solution possess valence larger than or equal to that of the metal ions composing the metal oxide when an inorganic oxide for a carrier is an n-type semiconductor, and the metal ions controlling the valence electron or forming the solid solution possess valence smaller than or equal to that of the metal ions composing the metal oxide when the metal oxide is a p-type semiconductor.例文帳に追加

価電子制御あるいは固溶体形成を行う金属イオンは、担体無機酸化物がｎ型半導体である場合、金属酸化物を構成する金属イオンよりも大きな価数もしくは同等の価数を有し、前記金属酸化物がｐ型半導体である場合、金属酸化物を構成する金属イオンよりも小さな価数もしくは同等の価数を有するものが選択される。 - 特許庁

This solar cell has a P-N junction on the light receiving face side of a semiconductor substrate 10 and a passivation film 18 on the rear surface thereof wherein a P type impurity diffusion layer 11 and a P electrode 12 connected therewith, and an N type impurity diffusion layer 13 and an N electrode 14 connected therewith are provided on the surface of the light receiving face.例文帳に追加

半導体基板１０の受光面側にＰＮ接合を有し、裏面上にパッシベーション膜１８を有する太陽電池であって、受光面の表面にＰ型不純物拡散層１１とＰ型不純物拡散層１１に接続されたＰ電極１２、Ｎ型不純物拡散層１３とＮ型不純物拡散層１３に接続されたＮ電極１４とを有している太陽電池。 - 特許庁

The termination region 10B is provided with an n^--type drift region 26 formed so as to continue over the center region 10A and the termination region 10B, p-type guard rings 42, and insulating regions 44 each formed between the adjacent guard rings 42 and on at least one part of the surface of the drift region 26.例文帳に追加

終端領域１０Ｂは、中心領域１０Ａと終端領域１０Ｂを連続して形成されているｎ^−型のドリフト領域２６と、ｐ型のガードリング４２と、隣接するガードリング４２の間であってドリフト領域２６の表面の少なくとも一部に形成されている絶縁体領域４４を備えている。 - 特許庁

The light-emitting device comprises: a substrate; and a multilayer structure including an n-type semiconductor layer formed on the substrate in a light-emitting region and a non-light-emitting region, an active layer formed on the n-type semiconductor layer in the light-emitting region and a p-type semiconductor layer formed on the active layer in the light-emitting region.例文帳に追加

発光装置は、基板と、前記基板上の発光領域及び非発光領域に形成されたｎ型半導体層と、前記ｎ型半導体層上の前記発光領域に形成された活性層と、前記活性層上の前記発光領域に形成されたｐ型半導体層と、を有する多層構造と、を備える。 - 特許庁

A short lifetime of a coordination region 10 is formed in the region striding the end part of an anode electrode 4 in the case where the electrode 4 is made to project within a semiconductor substrate 1 and in the region including the boundary part 6 between a p-type lightly doped anode region 2 and a lightly doped semiconductor layer 11, which are positioned in the depth direction of the substrate 1.例文帳に追加

ライフタイムの短い調整領域１０を、アノード電極４を半導体基板１内へ投影させた場合の電極端部を跨いだ領域で、かつ、基板深さ方向に位置する高濃度のｐ型アノード領域２と低濃度の半導体層１１との境界部６を含む領域に形成する。 - 特許庁

The manufacturing method for this compound semiconductor equipment comprises a process of letting silica of 1×10^16 cm^-3 to 8×10^17 cm^-3 contained in a first semiconductor layer 25 composed of p-type nitride compound or a first semiconductor layer 26 composed of i-type nitride compound, each of which contains magnesium, and then process to etch the first semiconductor layers 25 and 26.例文帳に追加

化合物半導体装置の製造方法は、マグネシウムを含有する、ｐ型若しくはｉ型の窒化物系化合物からなる第１半導体層２５、２６に１×１０^16ｃｍ^-3〜８×１０^17ｃｍ^-3の珪素を含有させる工程と、その後、第１半導体層２５、２６をエッチングする工程とを具備する。 - 特許庁

Using a side wall of the element, a mirror plane 7 with a flat bottom surface 1, or a funny mirror plane 8, the same post-incidence light which was incoming once is reflected regularly and irregularly many times to pass the light from P-type layer to I-type layer and from N-type layer to I-type layer.例文帳に追加

一度入射した入射後の光を高効率良く起電力への変換を行うために、光発電素子のＰＮ型層２，４、若しくは、ＰＩＮ型層半導体２，３，４に透明半導体を使用し、一度入射した光を素子の壁面、底面１の平らな鏡面７、若しくは、凹凸鏡面８で同じ光を何度も反射、乱反射させＰ型層からＩ型層、Ｎ型層からＩ型層へ光を横切らせる。 - 特許庁

A semiconductor device includes a buried p (or n) channel type MOSFET whose n (or p) type impurity concentration in a buried channel region 7 of a buried p (or n) channel region gradually increases toward a p++ source region 5 and a p++ drain region 6, in the lengthwise direction of a channel like a line shown in the accompanying drawing.例文帳に追加

埋め込みｐ（又はｎ）チャネル領域である埋め込みチャネル領域７に於けるｎ（又はｐ）型不純物濃度が図に付記した線図に見られるようにチャネル長方向に於いてｐ^++ソース領域５側及びｐ^++ドレイン領域６側に向かって漸増するように分布している埋め込みｐ（又はｎ）チャネル型ＭＯＳＦＥＴが含まれている。 - 特許庁

The method includes steps of forming a silicon nitride film 103 on a p-type silicon substrate 101, forming an aperture of a predetermined pattern on the silicon nitride film 103, forming a gate trench 104 on a semiconductor substrate 101 with a silicon nitride film 108 used as a mask, and thereafter embedding a polysilicon film 106 inside the gate trench 104 and in the aperture thereby self-alignedly forming a gate electrode.例文帳に追加

Ｐ型シリコン基板１０１上にシリコン窒化膜１０３を形成し、シリコン窒化膜１０３に所定のパターンの開口を形成し、シリコン窒化膜１０８をマスクとして用いて半導体基板１０１にゲートトレンチ１０４を形成した後、ゲートトレンチ１０４の内部および開口内にポリシリコン膜１０６を埋め込むことにより、ゲート電極を自己整合的に形成する。 - 特許庁

The surface concentration top region 14A of the p-type diffusion region 14 can be made comparatively high in impurity concentration because an opening is provided to a field oxide film 4 avoiding the gate electrode 6 and impurities are diffused by implanting impurity ions through the opening, and a surface leakage current occurring between itself and the source region and drain region of the adjacent MOS transistor can be restrained.例文帳に追加

Ｐ型拡散領域１４の表面濃度頂上領域１４Ａは、ゲート電極６と重ならずフィールド酸化膜４を開孔しイオン打ち込みによって拡散するため、比較的高濃度にすることができ、隣接したＭＯＳトランジスタのソース領域、ドレイン領域との表面リーク電流を抑制できる。 - 特許庁

In a semiconductor device provided with a gate electrode, which is formed on a P-type semiconductor substrate via a gate insulating film and N-type source/drain regions on the substrate surface adjacent to the gate electrode, the source/drain regions 10, 11 are formed by the N-well region, and the P-well region is also formed below the channel region 9 under a gate electrode 14.例文帳に追加

Ｐ型の半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極に隣接するように前記基板表層にＮ型のソース・ドレイン領域を有する半導体装置において、前記ソース・ドレイン領域１０，１１がＮウエル領域で形成され、かつ前記ゲート電極１４下のチャネル領域９下にＰウエル領域が形成されているものである。 - 特許庁

Semiconductor layers of n-type layer and p-type layer are stacked so as to form a light-emitting layer forming section and electrically insulated to form a plurality of light-emitting units 10, the light-emitting units 10 are connected in series and/or parallel by wiring, and a pair of electrode pads 17a, 17b are formed on both ends thereof.例文帳に追加

ｎ形層およびｐ形層の半導体層が発光層形成部を形成するように積層され、電気的に分離して複数個の発光部ユニット１０が形成されると共に、その複数個の発光部ユニット１０が配線により直列および／または並列に接続されてその両端部に一対の電極パッド１７ａ、１７ｂが形成されている。 - 特許庁

To reduce the number of PEPs, improve throughput, and reduce the cost by simultaneously implanting impurities into a capacity region and each region of the source and drain of each N-type and P-type TFT, by utilizing features that an original impurity conductivity-type stays even if an opposing impurity is implanted into an already implanted impurity region in the manufacturing process of a TFT array.例文帳に追加

ＴＦＴアレイの製造過程にあって、既に注入済の不純物領域に、後から相対する不純物を注入しても、元の不純物導電型のままであるという特徴を生かして、容量領域とＮ型、Ｐ型の各ＴＦＴのソース、ドレインの各領域の不純物注入を同時に行うようにしてＰＥＰ数を低減し、スループットを向上し併せてコストを低減する。 - 特許庁

The thermoelectric conversion device 1 is provided with a first insulative substrate 9 having a plurality of electrodes 10 and a cover connection electrode 12, a second substrate 3 having a plurality of electrodes 4, a plurality of p-type thermoelectric elements 7, a plurality of n-type thermoelectric elements 8, a regulating member 11 to regulate the positions of the respective thermoelectric elements, and a cover 2.例文帳に追加

熱電変換装置１は、複数の電極１０及び蓋部接続用電極１２を備えた絶縁性の第１基板９と複数の電極４を備えた絶縁性の第２基板３と、複数のｐ型熱電素子７及びｎ型熱電素子８と、各熱電素子の位置を規定する規定部材１１と、蓋部２とを備える。 - 特許庁

In the n-type MOS transistor Q10b, the p-type impurity of low concentration is introduced in an LDD region 8, and since drain side and source side n+ impurity regions 10 are separated from a channel-forming region by such a p- impurity region, the gap of drain and source is held in off state, even if the gate voltage is impressed.例文帳に追加

ｎ型ＭＯＳトランジスタＱ１０ｂにおいては、ＬＤＤ領域８に低濃度のｐ型不純物が導入されており、このｐ−不純物領域によってドレイン側およびソース側のｎ＋不純物領域１０がチャネル形成領域から分離されるため、ゲート電圧を印加してもドレイン−ソース間はオフ状態に保持される。 - 特許庁

The compound semiconductor light emitting element 100 includes: an Si-Al substrate 101; protection layers 120 formed on top and bottom surfaces of the Si-Al substrate 101; and a p-type semiconductor layer 104, an active layer 105, and an n-type semiconductor layer 106 which are sequentially stacked on the protection layer 120 formed on the top surface of the Si-Al substrate 101.例文帳に追加

、Ｓｉ−Ａｌ合金基板１０１と、このＳｉ−Ａｌ合金基板１０１の上面及び下面に設けられた保護層１２０と、このＳｉ−Ａｌ合金基板１０１の上面に設けられた保護層１２０上に順に積層されているｐ型半導体層１０４、活性層１０５及びｎ型半導体層１０６とを含む化合物半導体発光素子１００を提供する。 - 特許庁

The thermoelectric conversion module comprises an upper board of a heat absorbing side for absorbing a heat, a lower board of a heat dissipating side for dissipating the heat, a plurality of upper electrodes 12 and lower electrodes 11 formed on opposed surfaces of the upper and lower boards, and a plurality of p-type and n-type thermoelectric elements 13 disposed between the upper board and the lower board.例文帳に追加

熱を吸収する吸熱側の上基板と、熱を放出する放出側の下基板と、上基板及び下基板の各対向面に形成された夫々複数個の上部電極１２及び下部電極１１と、上基板と下基板との間に配置された複数個のＰ型及びＮ型の熱電素子１３とを有する。 - 特許庁

To provide a method of manufacturing a semiconductor light-emitting device including a Pd electrode, which prevents, in a simple manner, yield deterioration resulting from sticking of the Pd electrode on a detached insulating film onto the surface of the semiconductor light-emitting device, or the occurrence of portions where pad electrodes are not formed, and avoid a contact of a p-type contact layer with the pad electrode.例文帳に追加

本発明は、Ｐｄ電極を備える半導体発光素子の製造方法に関し、剥がれた絶縁膜上Ｐｄ電極の半導体発光素子表面への付着に起因する歩留まり低下、パッド電極未形成部分の発生、ｐ型コンタクト層とパッド電極が接触する問題を簡素な方法で回避できる半導体発光素子の製造方法を提供することを目的とする。 - 特許庁

To provide a nitride semiconductor light-emitting device which has excellent operation characteristics and is highly reliable by making small the direction dependency of resistivity by suppressing an increase in resistance due to a band offset in a laminating direction of a p-type nitride semiconductor layer of a superlattice structure and also by suppressing large current spreading in a lateral direction due to an influence of a two-dimensional hole gas layer.例文帳に追加

超格子構造のｐ型窒化物半導体層における積層方向のバンドオフセットによる高抵抗化を抑制し、また、二次元ホールガス層の影響による横方向への大きな電流広がりを抑制して、抵抗率の方向依存性を小さくし、動作特性の良好な信頼性の高い窒化物半導体発光装置を提供する。 - 特許庁

An n-type polycrystalline silicon thin-film layer 13, a genuine- type polycrystalline silicon thin-film layer 14, and a p-type polycrystalline silicon thin-film layer 15 are formed as a photoconductive conversion layer on a transparent conductive film 12 in a glass substrate 11 with the transparent conductive film 12 by the plasma CVD method using 81.36 MHz as a plasma excitation frequency.例文帳に追加

透明導電膜１２を備えたガラス基板１１における透明導電膜１２上に、プラズマ励起周波数として８１.３６ＭＨzを用いたプラズマＣＶＤ法によって、ｎ型多結晶シリコン薄膜層１３,真性型多結晶シリコン薄膜層１４,ｐ型多結晶シリコン薄膜層１５を形成して光電変換層とする。 - 特許庁

The vertical IGBT 10 includes a p-type collector region 21 provided on a rear layer part of a semiconductor substrate 20 and electrically connected with a collector electrode, an n-type emitter region 26 provided on a front layer part of the substrate 20 and electrically connected with an emitter electrode, and an insulative insulation wall 36 provided around an element part.例文帳に追加

縦型ＩＧＢＴ１０は、半導体基板２０の裏層部に設けられているとともにコレクタ電極に電気的に接続されているｐ型のコレクタ領域２１と、半導体基板２０の表層部に設けられているとともにエミッタ電極に電気的に接続されているｎ型のエミッタ領域２６と、素子部の周縁に設けられている絶縁体の絶縁壁３６を備えている。 - 特許庁

The voltage conversion circuit is provided with an activation signal generating circuit 35 for generating an activation signal RSTH for forcibly driving the p-type transistor so that it is turned on during a predetermined period of the activation, and a switch control circuit 34 for selecting the activation signal RSTH instead of a pulse signal S1 from the circuit 32.例文帳に追加

起動時の予め定める期間には、前記Ｐ型トランジスタを強制的にオン駆動する起動信号ＲＳＴＨを作成する起動信号生成回路３５および前記出力パルス信号生成回路３２からのパルス信号Ｓ１に代えて、前記起動信号ＲＳＴＨを選択するスイッチ制御回路３４を設ける。 - 特許庁

Further, a p-type fourth semiconductor region 12 formed on an entire major surface 11A of the substrate 11 as the other side is joined to the second semiconductor region 13, an n-type third semiconductor region 15 formed on an entire major surface 11B of the substrate 11 as its one side is joined to the first semiconductor region 14.例文帳に追加

更に、第２半導体領域１３にはシリコン基板１１の他方の主面１１Ａ側に全体に形成されたｐ型の第４半導体領域１２が接合され、第１半導体領域１４にはシリコン基板１１の一方の主面１１Ｂ側の全面に亙って形成されたｎ型の第３半導体領域１５が接合されている。 - 特許庁