「parallel access」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

In particular, method and apparatus are provided for cross-bar switches 200, a multiple protocol interface device, a low latency upper communication protocol layer, addressing and remote direct memory access over a massively parallel network.例文帳に追加

この方法及び装置では、クロスバースイッチ２００、マルチプロトコルインターフェースデバイス、低レイテンシー上位通信プロトコル層、アドレス指定、及び超並列ネットワークにリモートダイレクト通信アクセスをするために提供されている。 - 特許庁

The MAP can function in a direct memory access ("DMA") mode, and a certain device directly sends a result to another device, and can execute the algorithm defined by the user in a pipeline or in parallel.例文帳に追加

ＭＡＰは、ダイレクトメモリアクセス（「ＤＭＡ」）モードで機能することができ、ある装置が結果を直接に別の装置に送って、ユーザ定義のアルゴリズムの実行をパイプライン化または並列化することが可能である。 - 特許庁

The queue manager 223 determines the execution order so that data transmission processing for transmitting data is performed in parallel between the media access processing by accessing a disk 121 for execution and a host.例文帳に追加

キュー・マネージャ２２３は、ディスク１２１にアクセスして実行するメディア・アクセス処理とホストとの間にてデータ転送をするデータ転送処理とを並行して行なわせるよう前記実行順序を決定する。 - 特許庁

To increase processing speed by outputting, from a functional memory, DREQ corresponding to the number of lines to be converted in parallel to report the completion of process to a CPU and reduce useless access from the CPU to the functional memory.例文帳に追加

並列に変換するライン数分のＤＲＥＱを機能メモリから出力して処理の終了をＣＰＵに知らせ、ＣＰＵから機能メモリへの無駄なアクセスを削減して処理速度を向上させる。 - 特許庁

The integrated circuit 1 comprises the memory block 10 including a RAM macro 2, a first and a second scanning circuit 7, 8 having a plurality of scanning flip-flop (FF), and a parallel access memory BIST circuit 3.例文帳に追加

集積回路１は、ＲＡＭマクロ２を含むメモリブロック１０と、複数のスキャンフリップフロップ（ＦＦ）を有する第１及び第２のスキャン回路７、８と、パラレルアクセスメモリＢＩＳＴ回路３とを有する。 - 特許庁

To provide a file system, a data rearrangement method and a data rearrangement program, for rearranging data stored in a disk device, to increase data access speed even when a plurality of processes are executed in parallel.例文帳に追加

複数のプロセスを並行に実行してもファイルアクセスが高速になるように、ディスク装置に記憶されたデータを再配置し得るファイルシステム，データ再配置方法及びデータ再配置用プログラムを提供する。 - 特許庁

To provide a means for one common log, with which all access states of the whole system by unit time and access states by clients can accurately be analyzed in real time while a server is in operation, as for a parallel server system wherein one information relay processor decentralizes the load to WWW servers or a proxy server.例文帳に追加

一つの情報中継処理装置により複数のWWWサーバまたはProxyサーバへ負荷分散されるパラレル・サーバ・システムにおいて、単位時間毎のシステム全体における全アクセス状況及びクライアント別のアクセス状況を、正確かつサーバの稼働中にリアルタイムに分析可能な１つの共通ログを生成する手段の提供。 - 特許庁

An air conditioning system for computer room having plural equipment storage racks 3 which are disposed in parallel at both sides straddling an access aisle, the system comprises a sealing structure (inter-rack sealing structure) 20 that seals gap formed between side faces 3c and 3c of the equipment storage racks 3 disposed at both sides straddling the access aisle.例文帳に追加

通路を挟んで両側に複数並設される機器収容用ラック３を備えた電算機室用空調システムにおいて、通路を挟んで両側に配された機器収容用ラック３同士の側面３ｃ，３ｃ間に形成された間隙を閉塞する遮蔽構造（ラック間遮蔽構造）２０を設ける。 - 特許庁

CONFIGURATION DATA BASE SYSTEM, DISTRIBUTED CONFIGURATION DATA BASE SYSTEM, METHOD FOR STORING AND USING CONFIGURATION DATA, DATA BASE SERVER, METHOD FOR PROVIDING ACCESS TO DATA BASE COMPONENT, METHOD FOR USING DATA BASE SERVER FOR PROVIDING PARALLEL ACCESS TO COMPONENT STORED IN DATA BASE AND PROCESS CONTROL SYSTEM例文帳に追加

コンフィギュレーション・データベース・システム、分散型のコンフィギュレーション・データベース・システム、コンフィギュレーション・データを格納および使用する方法、データベース・サーバ、データベース・コンポーネントへのアクセスを提供する方法、データベースに格納されたコンポーネントへの並列アクセスを提供するためにデータベース・サーバを使用する方法、およびプロセス制御システム - 特許庁

Each instruction of the pipeline processing is executed in a computing step that comprises parallel processing of an instruction fetch IF for reading instructions from a programmable memory, an instruction decode ID for the instructions read, and a memory access MA, and the execution EXE of a logic operation that does not use data read by the memory access, if the data are not necessary.例文帳に追加

パイプライン処理の各命令の実行は、 プログラムメモリから命令を読み出すインストラクションフェッチＩＦと、 読み出した命令のインストラクションデコードＩＤとメモリアクセスＭＡの並行処理と、 メモリアクセスで読み出したデータが不要であればそれを仕様しない論理演算の実行ＥＸＥとからなる演算ステップとする。 - 特許庁

A microcomputer 1 including a CPU 2 in its inside is provided with a 1st data transfer device 4 for controlling direct memory access transfer on external buses EDBUSA, EABUS of the microcomputer 1 and parallel execution of an internal bus access by the CPU 2 or the like and external data transfer control by the device 4 is made possible.例文帳に追加

ＣＰＵ（２）を内蔵するマイクロコンピュータ（１）に、当該マイクロコンピュータの外部バス（ＥＤＢＵＳＡ，ＥＡＢＵＳ）上でのダイレクト・メモリ・アクセス転送を制御する第１のデータ転送装置（４）を設け、第１のデータ転送装置による外部データ転送制御に並行して、マイクロコンピュータ内部のＣＰＵなどによる内部バスアクセスを可能とする。 - 特許庁

To attain parallel memory access from each function processing module while reducing built-in memories to be mounted by sharing built-in memories even in a case that the bit widths of built-in memories to be used by a plurality of function processing modules are varied.例文帳に追加

複数の機能処理モジュールが使用する内蔵メモリのビット幅が異なる場合でも、内蔵メモリを共有することで実装する内蔵メモリを削減し、各機能処理モジュールからのメモリアクセスを並列に実現する。 - 特許庁

To provide so called full-scale "parallel DB editing" in which a computer permanently holds a replicated DB, although conventionally it is common that a database is set in a server and a plurality of computers access it.例文帳に追加

従来はサーバーにデータベースが置かれ、複数の計算機がアクセスする運用が一般的であるが、本発明は計算機が永続的に複製ＤＢを保持する、いわば本格的な「並行ＤＢ編集」を提案する。 - 特許庁

When the inhibit signals 44 and 74 are inputted, one common memory (dual port memory) 2 waiting for access to the memory is used to avoid the bus fight of parallel data, and serial data can be transmitted and received at the same time.例文帳に追加

これら禁止信号４４、７４が入力されているときは、メモリへのアクセスを待つ１個の共通メモリ（デュアルポートメモリ）２を使用してパラレルデータのバスファイトを回避し、シリアルデータの同時送受信動作を可能にする。 - 特許庁

This PLC performs parallel processing of the decision of processing of a leading code, the generation of decision data of a received data sum check code and the generation of a sum check code during DMA(direct memory access) transfer by respective logic circuits 106, 110 and 114.例文帳に追加

先頭コードの判定処理、受信データのサムチェックコードの判定データの生成、サムチェックコードの生成を、それぞれ論理回路１０６、１１０、１１４により、ＤＭＡ転送中に並列処理で行う。 - 特許庁

An image processing apparatus operates a transfer action of an I/O device←→primary storage unit (buffer memory 42) by a direct memory access controller and a transfer operation (parallel action) of the primary storage unit←→secondary storage unit (hard disc drive 48) under optimum conditions.例文帳に追加

ＤＭＡコントローラにより入出力機器⇔１次記憶部（バッファメモリ４２）の転送動作と、１次記憶部⇔２次記憶部（ＨＤＤ４８）の転送動作（並行動作）とをそれぞれの最適条件で動作させる。 - 特許庁

An integrated circuit 101 having an internal CPU 102 and an internal SRAM 103 is mounted with the external interface having a parallel communication SRAM 104 accessible to both internal CPU 102 and external CPU 110 and a bus control circuit 105 having an arbitration function 105a of arbitrating access from the internal CPU 102 and access from the external CPU 110 and for executing access control denying access from the external CPU 110 to the internal SRAM 103.例文帳に追加

内部ＣＰＵ１０２と内部ＳＲＡＭ１０３とを備えた集積回路１０１に、上記内部ＣＰＵ１０２と上記外部ＣＰＵ１１０の双方からアクセス可能なパラレル通信用ＳＲＡＭ１０４と、上記内部ＣＰＵ１０２からのアクセスと上記外部ＣＰＵ１１０からのアクセスを調停する調停機能１０５ａを有し、上記外部ＣＰＵ１１０から上記内部ＳＲＡＭ１０３へのアクセスを受け付けないようにアクセス制御を行うバスコントロール回路１０５とを備えた外部インターフェースを搭載した。 - 特許庁

To advance an efficient data processing by sufficiently displaying the function of a cache memory irrelevantly to the properties of memory access by an application program running on a decentralized common memory type parallel computer system.例文帳に追加

分散共有メモリ型の並列計算機システムにおいて動作させているアプリケーションプログラムのメモリアクセスの性質に左右されることなく、キャッシュメモリの機能を充分に発揮させ、効率的なデータ処理を進めることができるようにする。 - 特許庁

The seeping of the sealing material toward the display area Dd in joining substrates is suppressed with the parallel detouring part 7a, and a malfunction of display defect production caused by access of the seeping to the display area Dd is prevented.例文帳に追加

この平行迂回部分７ａにより、基板接合時におけるシール材料の表示領域Ｄd に向かう沁み出しが抑制され、沁み出しが表示領域Ｄd に進入して表示不良を発生させる不具合が防止される。 - 特許庁

To provide a MIMO (Multiple-Input Multiple-Output)-SDMA (Space Division Multiple Access) wireless data communication system with an excellent transmission characteristic by eliminating a limit placed on the number of antennas of an AP and UTs and maximizing the number of data communicated in parallel in MIMO communication.例文帳に追加

ＡＰ、ＵＴのアンテナ数に対する制限をなくし、並行して通信するデータ数をＭＩＭＯ通信における最大値として、伝送特性の優れたＭＩＭＯ−ＳＤＭＡ無線データ通信システムを提供する。 - 特許庁

To ensure the compatibility of a database and the consistency of results, and also to provide a pipeline operation that prevents a series of processes from being stalled in the case of executing the series of processes including an access process to the database by a pipeline method in parallel.例文帳に追加

データベースへのアクセス処理を含む一連の処理をパイプライン方式によって並列実行する場合に、データベースの整合性と結果の一貫性を保証し、かつストールを生じさせないパイプライン動作を実現できるようにする。 - 特許庁

The tunnel running northward is planned to be underwater tunnels, where limited access is imposed on tankers because the tunnels will be placed beneath the moat itself or the surroundings of Uwanabe Ancient Tomb, in order to provide the required space between two tunnels running parallel with each other. 例文帳に追加

並行するトンネル同士は規定の間隔が必要になるため、北行きのトンネルはウワナベ古墳の濠の直下もしくは水際に来ることになり、タンクローリーの通行を禁じる制限を有する水面下トンネルになるとされる。 - Wikipedia日英京都関連文書対訳コーパス

To reduce processing standby time in relation to DMA(Direct Memory access) transfer of a processor by efficiently executing the DMA transfer regarding a multichannel DMA controller to execute an arithmetic operation of a processor and data transfer in parallel.例文帳に追加

プロセッサの演算とデータの転送とを並列実行するための複数チャネルＤＭＡコントローラに関し，ＤＭＡ転送を効率良く実行させることによって，プロセッサのＤＭＡ転送に関係する処理待ち時間を削減する。 - 特許庁

The large capacity multi-port cache memory having random access band width, to which parallel access from plural ports are enabled and suitable for use for the most advanced microprocessor with low probability of the erroneous cache is easily provided since the multi-port cache memory is formed by using one port cell block suitable for capacity increase as the component.例文帳に追加

本発明のマルチポートキャッシュメモリは、大容量化に適した１ポートセルブロックを構成要素として形成されるため、高いランダムアクセスバンド幅を有し、複数のポートからの並列アクセスが可能で、かつ、キャッシュミスの確率が小さい最先端のマイクロプロセッサへの使用に適した大容量のマルチポートキャッシュメモリを容易に提供することが可能になる。 - 特許庁

When a bus use request is issued from a DSP 13 before an access to a memory 11 corresponding to a bus use request from a CPU 12 is completed, an arbiter 15 activates the memory 11 corresponding to the bus use request from the DSP 13 in parallel with the access to the memory 11 corresponding to the bus use request from the CPU 12.例文帳に追加

アービタ１５は、ＣＰＵ１２からのバス使用要求に対応するメモリ１１へのアクセスが完了する前にＤＳＰ１３からバス使用要求がある場合、ＣＰＵ１２からのバス使用要求に対応するメモリ１１へのアクセスと並行してＤＳＰ１３からのバス使用要求に対応したメモリ１１の活性化を行なう。 - 特許庁

The RAID has hard disk drives 3 which are connected in parallel and a RAID controller 2 which is connected to a computer 4 and controls the operations of the hard disk drives 3, and the RAID controller 2 is provided with an access size control part 5 which varies the size of access to the hard disk drives for the system processing.例文帳に追加

並列に接続される複数のハードディスク装置３と、コンピュータ４に接続され各ハードディスク装置３の動作を制御するＲＡＩＤ制御装置２とを有するＲＡＩＤ１であって、ＲＡＩＤ制御装置２に、システム処理の各ハードディスク装置へのアクセスサイズを変更するアクセスサイズ制御部５を設けたことを特徴としている。 - 特許庁

To provide a storage device, a computer system, and a storage system, capable of attaining a new storage configuration enabling apparent elimination of the overhead and enabling high-speed access all the time particularly when constructing a high parallel configured high-speed flash memory system.例文帳に追加

特に高並列化された高速なフラッシュメモリシステムを構築するにあたってオーバーヘッドを見かけ上消滅させ、常時高速なアクセスを可能とする新しいストレージ構成を実現可能な記憶装置、コンピュータシステム、および記憶システムを提供する。 - 特許庁

Data processors which merge the journals that the data processors 1, 2 and 4 have obtained operate in parallel to the data processors 1, 2, and 4 to access the communication information file devices 16 and 25 at constant time intervals and receive the position information as the input ranges of the journals.例文帳に追加

各データ処理装置が取得したジャーナルのマージ処理を行うデータ処理装置は、各データ処理装置と並行して稼動し一定時間間隔で連絡情報ファイル装置をアクセスし、位置情報をジャーナルの入力範囲として受け取る。 - 特許庁

Then, when the confirmation reading target pages are read respectively from the logical blocks, the confirmation-reading target pages of the plurality of logical blocks are concurrently read by parallel access control with respect to the first to n-th pieces of the non-volatile memory.例文帳に追加

そして各論理ブロックのそれぞれから確認読出対象ページを読み出す際には、第１〜第ｎの不揮発性メモリへの並列的なアクセス制御により、複数の論理ブロックの確認読出対象ページの同時的な読み出しを実行する。 - 特許庁

In such a case, the general purpose CPU 6 is unable to directly access the LonWorks controller 5 because of a different in the effective timing of a control signal, and hence a parallel interface circuit 7 adjusts the effective timing of the control signal.例文帳に追加

ここで、汎用ＣＰＵ６は制御信号の有効タイミングの違いによりＬｏｎＷｏｒｋｓコントローラ５に直接的にアクセスすることができないので、パラレルインタフェース回路７により制御信号の有効タイミングを調整するようにした。 - 特許庁

To provide a device which calculates the sum of absolute differences for a plurality of reference pictures in parallel by the first memory access to a target picture and is an arithmetic unit capable of reducing a memory size by reducing the number of memories, and to provide its method.例文帳に追加

対象ピクチャへの１度のメモリアクセスで複数の参照ピクチャに対する差分絶対値和演算を並列に行なう装置であって、メモリ数を削減し、メモリ量を減少させることが可能な演算装置およびその方法を提供する。 - 特許庁

To improve reliability by surely preventing access to adjacent cards not to be accessed in housing and storing a plurality of cards in parallel in thickness directions thereof to read and write data of one piece of card to be accessed.例文帳に追加

複数枚のカードを厚さ方向に並列させて収納、保管し、１枚のアクセス対象カードに対してデータの読み書きを行うにあたり、隣接するアクセス非対象カードに対してはアクセスが確実に行われないようにして信頼性を向上させる。 - 特許庁

To provide a holographic optical access system in which a signal beam and a reference beam are in parallel during a data recording process without overlapping each other in the system, and a data beam is reflected toward a detection apparatus by a plurality of microarray devices.例文帳に追加

データ記録の処理中に、信号ビーム及び参照ビームが、システムにおいて互いに重なることなく平行にし、また、データビームが複数のマイクロアレイ装置によって検知装置に向けて反射されるホログラフィック光学アクセスシステムを提供する。 - 特許庁

A program execution part 1 executes respective threads by statements to generate 1st information, representing access to a common variable and 2nd information showing which parallel operation unit can operate next as to respective points of time of possible execution paths.例文帳に追加

プログラム実行部１は、各スレッドをステートメントごとに実行することによって、ありうる実行経路の各時点について、共有変数のアクセスを表す第１の情報と、次にどの並列動作単位が動作可能かを表す第２の情報と、を作成する。 - 特許庁

The data recording method is a method for electromagnetically or optically accessing the recording medium on which digital data are recorded and writing the digital data to the recording medium or reading the digital data recorded on the recording medium, a plurality of access means for the recording medium are provided in parallel and a plurality of positions of the recording medium can be simultaneously accessed by the plurality of access means.例文帳に追加

デジタルデータの記録された記録媒体に対して電磁気的にまたは光を介してアクセスし、その記録媒体にデジタルデータを書き込むか若しくは記録媒体に記録されたデジタルデータを読み取るデータ記録方法であって、記録媒体に対するアクセス手段を複数並列させて設け、その複数のアクセス手段によって記録媒体の複数位置に同時にアクセス可能にする。 - 特許庁

To minimize a deterioration in the performance of NAND memories and to perform management so as not to cause a useless memory block by individually making access even when there is even one defective block among a plurality of memory blocks in the case of accessing the plurality of memory blocks in parallel in a memory system having a function for accessing the plurality of memory blocks of a plurality of NAND memories in parallel.例文帳に追加

複数のNANDメモリの複数のメモリブロックに対して並列にアクセスする機能を有するメモリシステムにおいて、複数のメモリブロックに対して並列にアクセスする際、複数のメモリブロックのうち１つでも不良ブロックがある場合でも、単独にアクセスすることにより、NANDメモリの性能の低下を最小限に抑制し、かつ、無駄なメモリブロックが発生しないように管理する。 - 特許庁

Data transfer is performed between a buffer section of one side of the memory bank and the nonvolatile memory section in response to instruction of access operation, in parallel to this operation, control of interleave operation performing data transfer between a buffer section of the other side of the memory bank and the outside can be performed.例文帳に追加

アクセス動作の指示に応答して、メモリバンクの一方のバッファ部と不揮発性メモリ部との間でデータ転送を行ない、これに並行して当該メモリバンクの他方のバッファ部と外部との間でデータ転送を行なうインタリーブ動作の制御が可能である。 - 特許庁

In the first block B1 of the ferrorlectric random access memory, a first switch transistor TC1 and a plurality of first memory cells MC1 to MC4 having ferroelectric capacitors and cell transistors connected in parallel are serially connected between first and second ends.例文帳に追加

強誘電体ランダムアクセスメモリの第１ブロックＢ１において、第１スイッチトランジスタＴＣ１と、並列接続された強誘電体キャパシタおよびセルトランジスタを有する複数の第１メモリセルＭＣ１−ＭＣ４と、が第１、第２端の間に直列接続される。 - 特許庁

It is possible to unify address scanning directions of the respective memories with respect to the test address information in a particular direction according to the bit arrangement unique to each memory by supplying the test data information to a plurality of the memories with the different access data widths in parallel.例文帳に追加

アクセスデータ幅の異なる複数のメモリに対してテストデータ情報を並列に供給することができ、テストアドレス情報に対する夫々のメモリにおけるアドレススキャン方向を固有のビット配列にしたがって特定方向に統一することが可能になる。 - 特許庁

When the execution start of the live migration is detected, the control device also performs a setting for a predetermined network device to construct the path for the user terminal to access the virtual machine installed in the second VPN in parallel with the execution of the live migration.例文帳に追加

また、制御装置は、ライブマイグレーションの実行開始が検知されると、ライブマイグレーションの実行と併行して、利用者端末が第２のＶＰＮに設置される仮想マシンにアクセスするための経路を構築する設定を、所定のネットワーク装置に対して行う。 - 特許庁

To form a virtual block capable of efficiently performing management of a virtual block and access to the virtual block, in a flash memory system in which a plurality of flash memories forming the virtual block are configured to perform parallel write-in or readout of data.例文帳に追加

仮想ブロックを形成して複数個のフラッシュメモリに並行したデータの書き込みや読み出しを行うように構成されたフラッシュメモリシステムにおいて、仮想ブロックの管理及び仮想ブロックに対するアクセスを効率良く行うことができるように仮想ブロックを形成する。 - 特許庁

A terminal for sequentially transmitting a plurality of data is equipped with: an FIFO (first-in-first-out) memory 43 for reading and writing data in parallel; a CPU (central processing unit) 30 for receiving data given from a host system in order and outputting the received data; and a FIFO access part 44.例文帳に追加

複数個のデータを順番に送信する端末は、データの読出と書込を並行して行なうＦＩＦＯメモリ４３と、ホストシステムから順番に従って与えられるデータを受理し、受理したデータを出力するＣＰＵ３０と、ＦＩＦＯアクセス部４４とを備える。 - 特許庁

If the base logical volume is assigned to the (i)-th logical volume group, the method permits each host computer assigned to the (i)-th host computer group to access the original base logical volume, or the current base logical volume, associated with the parallel access volume.例文帳に追加

上記元の基本論理ボリュームはＮ個の論理ボリューム・グループのうちの１つに割り当てられているか、割り当て解除されている可能性があり、基本論理ボリュームがｉ番目の論理ボリューム・グループに割り当てられている場合、ｉ番目のホスト・コンピュータ・グループに割り当てられた各ホスト・コンピュータが、上記並列アクセス・ボリュームに関連付けられた元の基本論理ボリューム（または現在の基本論理ボリューム）にアクセスするのを許可する。 - 特許庁

To provide a parallel operation making it possible for a plurality of computer to access a large-capacity storage library at the same time such that while one computer is writing information into the large-capacity storage library, another computer reads information from another portion of the library.例文帳に追加

１台のコンピュータが大容量記憶ライブラリに情報を書込んでいる一方で同時にもう１台のコンピュータが大容量記憶ライブラリのもう１つの部分から情報を読みとるような大容量記憶ライブラリを複数のコンピュータが同時にアクセスできるようにする並行操作を得ることにある。 - 特許庁

A signal 102, transmitted from a sender (not shown) by the code division multiple access communication system is given in parallel to 1st-M-th delay units 1031-103M, each correlation units 104 taking correlation, and averaging sections 105 average correlation results by a prescribed number of times.例文帳に追加

符号分割多元接続通信方式で図示しない送信元から送られてきた信号１０２は第１〜第Ｍの遅延器１０３_1〜１０３_Mのそれぞれに並列に入力され、それぞれ相関器１０４で相関がとられ、平均部１０５で所定回数の得られた相関結果が平均される。 - 特許庁