「半解析」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

遮蔽層の熱膨張による応力を緩和しつつ、不正行為目的の解析が行われることのできない半導体集積回路を提供する。例文帳に追加

To provide a semiconductor integrated circuit (IC) that cannot be analyzed for an unfair purpose, while relaxing stress caused by the thermal expansion of a shielding layer. - 特許庁

メモリのテスト時に不良が生じた場合、その不良状況の解析が容易な半導体記憶装置を提供する。例文帳に追加

To provide a semiconductor memory which can analyze easily a defective state when defect is caused at testing of a memory. - 特許庁

本発明は、半導体メモリチップにおいて、内部動作を容易に解析できるようにすることを最も主要な特徴としている。例文帳に追加

To provide a semiconductor memory chip for allowing the internal function to be easily analyzed as the most important feature. - 特許庁

そして検索対象文書を構文解析をすることなく、それらの半順序関係を満たす文を検索対象文書から検索する。例文帳に追加

The sentence satisfying the semi-order relation is retrieved from the document of a retrieval object without syntax-analyzing the document of the retrieval object. - 特許庁

検査点解析処理を高速化し、検査点挿入による回路面積のオーバーヘッドを低減した半導体集積回路を提供する。例文帳に追加

To provide a semiconductor integrated circuit to increase inspection point analyzing speed and to reduce the overhead for a circuit area by inspection point insertion. - 特許庁

テストベクタの生成装置、テストベクタの生成方法、半導体集積回路の故障解析装置、およびテストベクタを生成するためのプログラム例文帳に追加

TEST VECTOR GENERATOR, TEST VECTOR GENERATING METHOD, FAILURE ANALYZER FOR SEMICONDUCTOR INTEGRATED CIRCUIT, AND PROGRAM FOR GENERATING TEST VECTOR - 特許庁

検査点挿入による回路面積のオーバーヘッドを低減した半導体集積回路、及びそれを得る解析方法を提供する。例文帳に追加

To provide a semiconductor integrated circuit from which the overhead of a circuit area caused by the insertion of inspecting points is reduced and an analyzing method for obtaining it. - 特許庁

ＲＡＭのテスト手法に自由度をもたせＲＡＭの動作解析が容易な半導体集積回路装置を提供することを目的とする。例文帳に追加

To provide a semiconductor integrated circuit device which can easily analyze the operation of a RAM, allowing a test method to have the degree of freedom. - 特許庁

処理時間にランダム性を持たせることなく消費電力解析が困難なセキュリティ性の高い半導体装置を提供する。例文帳に追加

To provide a high-security semiconductor device whose power consumption can be hardly analyzed without imparting randomness to a processing time. - 特許庁

測定回路の測定結果を解析し、測定対象の半導体集積回路を調整する回路にフィードバックさせる。例文帳に追加

Measurement results of the measuring circuit are analyzed and are fed back to a circuit for adjusting the semiconductor integrated circuit which is the measuring target. - 特許庁

機能回路の誤動作の防止、不良解析、消費電力の最適化が可能となる半導体集積回路を提供する。例文帳に追加

To provide a semiconductor integrated circuit device capable of preventing a functional circuit from malfunctioning, analyzing defect, and optimizing a consumption power. - 特許庁

本発明は、デバッグ、評価、解析等を効率的に行う情報を取得することのできる半導体集積回路に関する。例文帳に追加

To provide a semiconductor integrated circuit capable of acquiring information for efficiently performing debugging, evaluation, analysis and the like that facilitates the observation of internal actions, and embedding, and ensures high expandability. - 特許庁

半導体チップの電気的特性検査について、検査開始までの時間を短縮し、かつ詳細な解析を確実に行う。例文帳に追加

To reduce an elapsed time until starting an inspection and surely carry out a detailed analysis about an electric characteristic inspection of a semiconductor chip. - 特許庁

不良の原因と考えられる製造条件を的確に抽出可能な半導体装置の不良解析方法を提供する。例文帳に追加

To provide a failure analysis method of a semiconductor device which can accurately extract the manufacturing condition that is possibly the cause of a failure. - 特許庁

低速のメモリでインターリーブ方式により高速の履歴情報を記録し、被測定半導体の不良原因を解析できるようにする。例文帳に追加

To record high-speed history information by an interleave system using a low-speed memory, and to analyze a cause of a defect in a measured semiconductor. - 特許庁

半導体デバイスのパッケージ樹脂の開封装置及び開封方法において、故障解析に適しない状況の発生を防止する。例文帳に追加

To prevent generation of conditions, which are not fit for fault analysis, in a device and a method of unsealing a package resin for a semiconductor device. - 特許庁

簡単なテストシステムを用いても、高速に実動作状態中の誤動作解析が可能な半導体記憶素子の実現を課題とする。例文帳に追加

To realize a semiconductor memory element capable of analyzing its malfunction in a fast actual operation state even by using a simple testing system. - 特許庁

本発明は、フリップフロップを含むメモリ回路を備える信頼性評価用半導体装置において、評価解析時間の短縮が図れ、またより評価解析を向上することができる信頼性評価用半導体装置を提供する。例文帳に追加

To provide a semiconductor device for reliability evaluation, capable of contriving shortening of the time for evaluation and analysis, while further improving the evaluation and analysis, in the semiconductor device for reliability evaluation which is equipped with a memory circuit comprising a flip flop. - 特許庁

本発明は、構造化文書又は半構造化文書に含まれる文書記述要素の表示上の配置を参照し、一定方向に並置された前記文書記述要素をグループ化して前記構造化文書又は前記半構造化文書のレイアウトを解析する基本レイアウト解析部を具備する。例文帳に追加

The system includes a basic layout analysis section which refers to rendered arrangement of document description elements contained in a structured/semi-structured document, groups the document description elements arranged in parallel in a certain direction, and analyzes the layout of the structured/semi-structured document. - 特許庁

半導体ウエハの測定で、ウエハサイズとチップサイズのサイズ比が大きい場合でも、不良位置情報（ウエハマッフ°）を正確に判断し、それにより製造工程の不具合原因を正確に解析するすることができる半導体ウエハの不良位置情報の解析方法。例文帳に追加

To provide a method for analyzing failure position information, capable of accurately analyzing the cause of the failure in a manufacturing process, by accurately determining the failure position information (wafer map), even in the case where the size ratio of a wafer size to a chip size is large in the measurement of a semiconductor wafer. - 特許庁

以上により、電磁波理論に忠実な半導体集積回路の設計や解析を容易に行うことが出来るので、信号品格問題、電磁ノイズ問題、クロストーク問題の解決に、従来のディジタル回路解析並の手法で取り組むことが可能となる。例文帳に追加

Consequently, it is easy to design and analyze the semiconductor integrated circuit faithful to electromagnetic wave theory, so signal integrity problems, electromagnetic noise problems, and crosstalk problems are solved by techniques almost for conventional digital circuit analysis. - 特許庁

半導体装置の不良解析において、プロービング対象へのアクセスとレイアウトデータ上の座標との関連付けを容易にして、解析のＴＡＴを短縮すると共に、オペレータへの負担を軽減することができる技術を提供する。例文帳に追加

To provide a technique of shortening a TAT of analysis and reducing a burden of an operator by making association of an access to a probing object and a coordinate on layout data easy, in failure analysis of a semiconductor device. - 特許庁

少なくとも１つ以上の配線設計レイヤと、半導体不良検査装置または不良解析装置の出力をデータ形式情報として取り込み、表示するユーザレイヤとを有する不良解析ツールまたはそれらを用いた手法である。例文帳に追加

A failure semiconductor analyzing tool or a method using it include at least one or more of wiring design layers, and a user layer for incorporating and displaying an output of a failure semiconductor inspection device or a failure semiconductor analyzing device as data format information. - 特許庁

システムＬＳＩなどのようなＬＳＩチップが配列された半導体装置に対してＬＳＩチップ内部における回路ブロックに対応付けしてエミッション顕微鏡によって検出される発光像に基いて不良解析をできるようにした不良解析方法およびそのシステムである。例文帳に追加

To provide a defect analysis method and its system for analyzing defect, based on an emission image that is detected by an emission microscope corresponding to a circuit block in an LSI chip for a semiconductor device where LSI chips such as system LSIs are arranged. - 特許庁

字幕情報表示制御部１９４は、文字情報解析部１９１ｃにて解析された字幕情報中の文字コード等を、字幕色変換部１９２から指定された元の色、あるいは半透明色にて表示されるように出力する。例文帳に追加

The subtitle information control section 194 outputs character codes etc., in the subtitle information analyzed by the character information analyzing section 191c so that they are displayed in the designated original color or translucent color from the subtitle color converting section 192. - 特許庁

電源供給網モデルを周波数解析するステップは、半導体装置の仕様（電源電圧の最大許容ドロップ値、電源電流値、動作周波数等）に応じて求められる電気的特性に基づいて電源供給網モデルを作成し、該電源供給網モデルを周波数解析する。例文帳に追加

In a step for frequency-analyzing a power supply network model, a power supply network model is formed based on electric characteristics determined according to a specification of semiconductor device (maximum allowable drop value of power supply voltage, power supply current value, operation frequency or the like), and the formed power supply network model is frequency-analyzed. - 特許庁

半導体メモリのテスト装置内のパスフェイルデータ収集用不良解析メモリへ、システムＬＳＩに内蔵された複数のメモリ回路のパスフェイルデータをすべて格納し、その不良解析メモリから一括してパスフェイルデータを読み出す（ステップＳ２２）。例文帳に追加

All the path-fail data of a plurality of memory circuits built in a system LSI are stored in the failure analysis memory for collecting the path-fail data in a semiconductor memory test device, and the path-fail data are read from the failure analysis memory in batch (step S22). - 特許庁

電源網解析でＩＲドロップ違反や許容電流値超過違反が発生しないようにし、電源網解析でのイタレーションの発生を無くし、ＴＡＴ短縮を図ることができる半導体集積回路のレイアウト方法を提供する。例文帳に追加

To provide a layout method of a semiconductor integrated circuit, capable of preventing the occurrence of IR drop violation or overcurrent violation at power source network analysis, to eliminate occurrence of iteration at the power source network analysis, resulting in a shorter TAT. - 特許庁

半導体装置は、動作波形解析の対象となる複数の信号線２、４と、動作波形解析の基準となる基準信号線６とを有し、信号線の一部８と基準信号線の一部１０が最上層配線層において互いに電位の干渉を生じる距離に配置されている。例文帳に追加

The semiconductor device has a plurality of signal wires 2, 4 objective to waveform analysis on operation, and a portion of a signal wire 8 and a portion of a reference signal wire 10 are disposed in an area generating potential interference with each other in an uppermost wiring layer. - 特許庁

半導体試験装置は、２面のフェイルメモリ２０３，２０４とともに２面の解析メモリ１０７，１０８を持ち、フェイルメモリ１０３，１０４から論理和回路１０５を通じて、毎回の試験ごとにフェイル情報を交互に解析メモリ１０７，１０８に累積して格納していく。例文帳に追加

A semiconductor test device has two fail memories 203, 204 and two analysis memories 107, 108, fail information are accumulated alternately in the analysis memories 107, 108 for each test through an OR circuit 105 from the fail memories 103, 104. - 特許庁

偏光解析装置、偏光解析による異常検出方法、磁気記録媒体の製造方法、及び、半導体ウェーハの製造方法に関し、試料の広範囲の平均的な膜厚、形状、物理特性を短時間、かつ精度よく計測する。例文帳に追加

To quickly and precisely measure a wide range of average film thickness, shape, and physical characteristics of a sample for a polarization analyzer, a method of detecting abnormality by polarization analysis, a method of manufacturing a magnetic recording medium, and a method of manufacturing a semiconductor wafer. - 特許庁

基板に固定されている半導体素子の集積回路が解析されることを確実に阻止することが可能な（半導体素子に関する機密情報を確実に保持することができる）半導体装置およびその製造方法を提供する。例文帳に追加

To provide a semiconductor device which can surely inhibit an analysis of an integrated circuit of the semiconductor element fixed to a substrate (which can surely retain confidential information about a semiconductor device), and to provide its manufacturing method. - 特許庁

半導体メモリ試験を行う際に大容量の不良解析メモリを必要とせず、高速な置換判定を行うことのできる置換判定回路およびこれを搭載した半導体メモリおよび半導体メモリ試験装置を提供する。例文帳に追加

To provide a replacement judging circuit which can perform high speed replacement judgement, a semiconductor memory and a semiconductor memory test device incorporating this circuit. - 特許庁

半導体試験装置の試験結果に基づく半導体デバイスの故障回路を物理座標上に表示し、ユーザが半導体デバイスの不良の特徴を容易に判断できるようにする不良解析システムを提供する。例文帳に追加

To provide a failure analysis system which is capable of indicating the fault circuits of a semiconductor device on physical coordinates resting on a test result obtained through a semiconductor test device and making a user easily judge the features of the defective circuits of the semiconductor device. - 特許庁

本発明の半導体装置の製造方法では、前記半導体装置を用いて、試作チップの試験を行ない、前記試験結果を解析評価した後に、半導体チップの量産を行なう。例文帳に追加

In this manufacturing method for the semiconductor device, a prototype chip is tested using the semiconductor device, and the semiconductor chips are mass-produced after analysis-evaluating a test result. - 特許庁

半導体メモリの救済解析に必要とされるフェイルメモリの容量を削減し、半導体メモリの試験コストを低減することができる半導体メモリの試験装置及び試験方法を提供する。例文帳に追加

To provide a test device and a test method for semiconductor memory, in which capacity of fail memories required for relieving analysis of a semiconductor memory is reduced and of which the test cost is reduced. - 特許庁

即ち、微小粒子の挙動解析方法微粒子の挙動計算時に、微粒子の物理的な半径とは別に、仮想的な衝突半径を定義し、微粒子の他の物体との衝突を判定する際には、本衝突半径を使用する。例文帳に追加

In calculating the behavior of the minute particles, a behavior analysis method for the minute particles defines a fictive collision radius aside from the physical radius of the minute particles and uses this collision radius in determining the collision of the minute particles with another body. - 特許庁

本発明の方法は、通信機器がＰＤＡからＰＤＡ専用フォーマットで多少構造化された半構造化データを受信し、半構造化データのタイプを識別するため半構造化データを解析する。例文帳に追加

Concerning this method, the communication equipment receives semi-structured data, which are a little structured in a format dedicated to PDA, from the PDA and analyzes the semi-structured data for identifying the type of the semi-structured data. - 特許庁

本方法は、通信機器がＰＤＡからＰＤＡ専用フォーマットで多少構造化された半構造化データを受信し、半構造化データのタイプを識別するため半構造化データを解析する。例文帳に追加

In the method, the communications equipment receives semi-structured data which is somewhat structured using a PDA format from the PDA, and analyzes the semi-structured data for identifying its type. - 特許庁

半導体装置の不良箇所を液晶解析によって行う際、制御部１４の制御により、半導体装置試料１に印加するバイアス電圧等を変更して、半導体装置試料１の不良箇所の絞り込みを行う。例文帳に追加

In this fault analyzer, when analyzing a fault position of a semiconductor device by a liquid crystal analysis, a bias voltage or the like applied to the semiconductor device sample 1 is changed by control of a control part 14 to pinpoint the fault position of the semiconductor device sample 1. - 特許庁

熱化学反応を利用する所定の半導体製造プロセスを行う際に、予め設定されたプロセス実行初期設定に基づいて半導体製造プロセスを開始するとともに、熱化学反応が進行している所定の系の雰囲気の状態とその変化を所定の時間間隔で測定および解析し、この解析した結果を半導体製造プロセスにフィードバックする。例文帳に追加

In a specified semiconductor manufacturing process utilizing a thermochemical reaction, the semiconductor manufacturing process is started, based on prescribed process executing initial settings, the condition of the atmosphere in a specified system being in progress of the thermochemical reaction and its change are measured and analyzed at specified time intervals and the analysis result is fed back to the semiconductor manufacturing process. - 特許庁

内部状態を観察したい時点で動作を停止させ、半導体集積回路の外部から該半導体集積回路の内部状態を観察した後に、該動作停止を続行再開させることができるようにして、半導体集積回路の故障解析のテストパターン削減、及び故障解析能率向上を図ることができる。例文帳に追加

To reduce the test pattern required for analyzing the failure of a semiconductor integrated circuit while enhancing the efficiency of failure analysis by interrupting the operation at a moment at the time of observing the internal condition and making it possible to resume the operation after the internal condition of the semiconductor integrated circuit was observed from the outside thereof. - 特許庁

半導体チップ３の集積回路に駆動電圧を供給する電源電圧供給用の配線５Ａ，５Ｂを、半導体チップ３の主面を覆うように配置し、半導体チップ３に記憶された情報を解析するために配線５Ａ，５Ｂを除去してしまうと集積回路が動作せず、情報解析ができないような構成とした。例文帳に追加

Wirings 5A, 5B for supplying a power supply voltage to supply a drive voltage to an integrated circuit in a semiconductor chip 3 is so formed as to cover a major surface of the semiconductor chip 3, that if the wirings 5A, 5B are removed so as to analyze the information stored in the semiconductor chip 3, the integrated circuit does not operate to prevent the information analysis. - 特許庁

このＣＰＵ１は、データ取込部３から入力された解析対象の半導体チップの設計データに基づく模擬動作によって電源電流波形を求め、この電源電流波形から半導体チップ８０の内部インピーダンスを推定し、この内部インピーダンスに基づいて半導体チップ８０が実装される基板７を含む電磁ノイズ放射の解析を行う。例文帳に追加

The CPU 1 finds an electric power source current waveform, by a simulation operation based on a design data of the analysis-object semiconductor chip input from a data take-in part 3, estimates an internal impedance of the semiconductor chip 80, based on the power source current waveform, and analyzes electromagnetic noise emission including the substrate 7 mounted with the semiconductor chip 80, based on the internal impedance. - 特許庁

電源ノイズ解析に係る基本単位回路の解析モデルを作成し、それを半導体集積回路の内部回路の解析モデルとして組み込み、半導体集積回路のレイアウトの前段階で、内部回路への電源供給を制御する複数のスイッチ群を有する電源制御回路を用いた半導体集積回路にて内部回路の電源の接続及び切断を行った際に発生する電源ノイズを算出する。例文帳に追加

An analysis model of a basic unit circuit for a power supply noise analysis is created and embedded as the analysis model of an internal circuit in a semiconductor integrated circuit so as to calculate a power supply noise, which is generated when the power supply of the internal circuit is connected/disconnected in the semiconductor integrated circuit that includes a power control circuit with a plurality of sets of switch group for controlling power supply to the internal circuit. - 特許庁