「半解析」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

半導体記憶装置の検査において、チップの素性をチップ自身は記憶していないので、ウエハ検査不良品の解析を組み立て後に行うためには再度、ウエハ検査相当の検査を実施して不良品を選別しなければならない。例文帳に追加

To solve such a problem that in a test of a semiconductor memory, as a chip itself does not store nature of the chip, in order to perform analysis of a defective product by a wafer test after assembling, a test corresponding to the wafer test must be performed again and a defective product must be selected. - 特許庁

半導体集積回路の回路情報１０８を用いて、電源電位及び基板電位の解析を行い（Ｓ１０１，Ｓ１０２）、得られた電源電位波形情報１１２および基板電位波形情報１１３から、電源電位と基板電位との差分値を表す電位差情報１１４を求める（Ｓ１０３）。例文帳に追加

Power supply potential and substrate potential are analyzed by using the circuit information 108 of the semiconductor integrated circuit (S101, S102), and from obtained power supply potential waveform information 112 and substrate potential waveform information 113, potential difference information 114 indicating a difference value between the power supply potential and the substrate potential is obtained (S103). - 特許庁

半導体ウェハの製造工程において生じる欠陥を解析する際に用いられる欠陥画像選択装置、欠陥画像選択方法及び欠陥画像選択システムにおいて、最も欠陥の特徴がよく映っている画像を選び出すことを容易とする。例文帳に追加

To facilitate the selection of an image in which the feature of a defect is best reflected, in a defective image selecting device, a defective image selecting method and a defective image selecting system which are employed upon analyzing a defect generated in the manufacturing process of a semiconductor wafer. - 特許庁

被試験半導体集積回路と信号のやり取りを行うテスト回路基板の近傍にテスト補助装置（ＢＯＳＴ装置）を設け、このテスト補助装置の試験用Ｄ／Ａ変換回路と試験用Ａ／Ｄ変換回路と、測定データメモリと、解析部とをそれぞれ別の回路基板に搭載する。例文帳に追加

A test auxiliary device (BOST device) is disposed near a test circuit board for giving and receiving a signal to and from the semiconductor integrated circuit to be tested, and the testing D/A converter circuit and testing A/D converter circuit of the test auxiliary device, a measurement data memory and an analyzing part are respectively mounted on separate circuit boards. - 特許庁

生化学解析用ユニット１０の中央には、複数のスポット領域１４からなるフロースルーエリア１７が設けられており、上半部５１には、このフロースルーエリア１７の全面を外部に露呈する開口６１が形成されている。例文帳に追加

A flow-through area 17 comprising a plurality of spot regions 14 is provided to the central part of a biochemical analyzing unit 10 and an opening 61 for exposing the whole surface of the flow-through area 17 to the outside is formed to the upper half part 51 of the biochemical analyzing unit 10. - 特許庁

論理セルにかかる電圧値ごとの遅延およびその遅延のばらつき値を参照して、論理セルごとのばらつき値を算出し（Ｓ１４）、算出したばらつき値を参照して、半導体集積回路の信号パスの遅延の解析を行うようにした（Ｓ１５）。例文帳に追加

The timing analysis device calculates dispersion values for every logic cells referring to delay and its dispersion for every voltage values applied to a logic cell (S14), and performs analysis of delay of signal path of a semiconductor integrated circuit referring to the calculated dispersion values (S15). - 特許庁

チップ内にＴＥＧ素子を配置する専用領域を設けず、チップ全域についてのサイズ縮小化を可能とし、且つ、不良解析が十分に行われるようにＴＥＧ素子を任意に配置することができる半導体装置を提供する。例文帳に追加

To provide a semiconductor device that can reduce size in the entire region of a chip without providing any exclusive regions where TEG elements are arranged in the chip, and at the same time that can arbitrarily arrange the TEG elements to sufficiently analyze failure. - 特許庁

熱伝導率の高い銅材から成るヒートシンクを採用しながら、ヒートシンクに結晶粒塊を生じさせることなく、画像解析により容易に前記搭載面の平面度を検査することができる半導体装置用ステムおよびその製造方法を提供する。例文帳に追加

To provide a stem for semiconductor devices and a manufacturing method of the stem wherein no grain lump is generated in its heat sink in spite of adopting the heat sink made of a copper material having a high thermal conductivity, and the flatness of the mounting surface of the heat sink can be inspected easily by an image analysis. - 特許庁

したがって、本発明のソケット１によれば、半田ボールを再生しないでＣＳＰ５の不具合品解析を迅速にかつ廉価なコストで行なうことができるとともに、新たな外形サイズのＣＳＰ５に用いるソケット１の製作費を削減できる。例文帳に追加

Defective analysis for the CSP 5 is thereby carried out quickly at a low cost by this socket 1 without reproducing a solder ball, and a manufacturing cost of the socket 1 used for the CSP 5 of a new external size is reduced. - 特許庁

半導体集積回路の設計において、回路の動作タイミングを保証するのに、クロックスキュー値を可能な限り抑え込んだ後で回路全体のタイミング解析を行う方法では、設計ＴＡＴや消費電力の増大を抑えられない。例文帳に追加

To solve the following problem: an increase of a design TAT or power consumption cannot be suppressed, in a method performing the timing analysis of the whole circuit after suppressing a clock skew value as thoroughly as possible so as to guarantee the operation timing of the circuit, in the design of the semiconductor integrated circuit. - 特許庁

スケジュール装置より指示されるレシピライブラリ番号に基づき、半導体製造装置にてライブラリ展開テーブルに格納しながらウエハ処理を実行するとき、ウエハ１枚毎に解析／展開処理を行っているため、ウエハ処理の開始時間に遅れがでている。例文帳に追加

To solve such a problem that, when wafers are stored and processed in a library development table in a semiconductor manufacturing equipment according to a recipe library number indicated by a scheduling device, they are analyzed and developed one by one and the start time of wafer processing is delayed as a result. - 特許庁

回動する半透明メッシュベルト６のメッシュ面にオリマルジョンを付着させ、照明手段９及び撮影手段１０により、メッシュ面を撮影し、撮影されたメッシュ面の画像の輝度プロファイルを解析して、オリマルジョンを検知することを特徴とするオリマルジョン検知方法。例文帳に追加

This Orimulsion detection method is characterized by allowing the Orimulsion to adhere to the mesh face of a rotating translucent mesh belt 6, photographing the mesh face by an illumination means 9 and a photographing means 10, and analyzing a brightness profile of the image of the photographed mesh face, to thereby detect the Orimulsion. - 特許庁

半導体デバイス故障解析装置１００は、半導体デバイス１に多光子吸収を生じさせるパルスレーザ光を、半導体デバイス１に照射するレーザ光源１７と、半導体デバイス１の動作により発生する光の波長を含む波長領域に感度を有し、フォトンカウンティング測定可能な光検出器６とを備える。例文帳に追加

The semiconductor device failure analysis apparatus 100 includes a laser light source 17 that irradiates a semiconductor device 1 with pulse laser light causing the semiconductor device 1 to develop multiphoton absorption and an optical detector 6 that has sensitivity in a wavelength region including wavelength of a light produced by the operation of the semiconductor device 1 and can measure photon counting. - 特許庁

これらのメモリ３，８へのデータ格納は、半画面分と他の半画面分が画像メモリ２の異なる領域に交互に格納されるので、ＣＰＵブロック４内の各ＣＰＵは、次の半画面の入力処理中に、メモリ３，９に格納された半画面データにつき並列画像解析処理を実行する。例文帳に追加

Since the data storage in the memories 3 and 9 is performed in such a way that the data of one half-picture amount and those of the other half-picture amount are alternately stored in different areas of a picture memory 2, each CPU in a CPU block 4 executes parallel picture analysis on the half-picture amount data stored in the memories 3 and 9. - 特許庁

電子部品の高密度実装や半導体モジュールの構造設計、検査および故障解析などが容易である半導体モジュールとその検査装置を提供し、さらには、高周波回路を有する小型の半導体モジュールにおいて、内部配線の影響による高周波特性の劣化が防止あるいはより低減され且つ検査の利便性に優れた半導体モジュールを提供すること。例文帳に追加

To provide a semiconductor module and its tester facilitating high-density mounting of electronic components, structural designing, testing, and failure analysis of semiconductor modules and to provide a small semiconductor module having a high frequency circuit capable of preventing or reducing deterioration of high frequency characteristics due to influence of internal wiring and excelling in test convenience. - 特許庁

不良解析部１３は、複数のレイヤのそれぞれでの配線パターンのパターンデータ群によって半導体デバイスの複数の配線の構成が記述された配線情報を用い、複数の配線のうちで解析領域を通過する配線を不良の候補配線として抽出するとともに、候補配線の抽出において、パターンデータ群を用いた配線パターンの等電位追跡を行うことで、候補配線を抽出する。例文帳に追加

The failure analysis section 13 uses wiring information, where the configuration of a plurality of wiring in a semiconductor device is described with a group of pattern data in each wiring pattern in a plurality of layers to extract wiring passing through an analysis region in a plurality of wiring as failure candidate wiring, and extracts candidate wiring by performing the isoelectric tracing of the wiring pattern using a group of pattern data in the extraction of the candidate wiring. - 特許庁

故障解析装置は、半導体集積回路にＸ線を照射するＸ線発生部と、半導体集積回路を透過したＸ線を光に変換する移動可能なシンチレータと、シンチレータによって変換された光を検出するとともに、電圧が印加された半導体集積回路から生じたフォトエミッション光を検出する光検出部とを備えている。例文帳に追加

The failure analysis apparatus comprises an X-ray generating part for irradiating X-ray to the semiconductor integrated circuit; a movable scintillator for transforming x-ray transmitting through the semiconductor integrated circuit into light; and a photodetection part for detecting the light transformed by the scintillator and a photoemission light generated from the semiconductor integrated circuit in which a voltage is applied. - 特許庁

加工プログラムを解析して、複数の微少直線ブロックと、前記微少直線ブロックの始点および終点における曲率半径をそれぞれ特定するための曲率半径情報を抽出し、前記微少直線ブロックの始点および終点においてそれぞれ前記曲率半径を有する加工経路を前記微少直線ブロックに対して算出する。例文帳に追加

A machining program is analyzed to extract a plurality of minute linear blocks and curvature radius information for specifying respective curvature radii in the start point and end point of the minute linear block, and a machining path having the respective curvature radii in the start point and end point of the minute linear block is calculated to the minute linear block. - 特許庁

半導体デバイス（ＤＵＴ）３の故障解析では、ユーザの指定期間内で半導体デバイス（ＤＵＴ）３のパス信号或いはフェイル信号が何回入力されたかをカウントし、テスト開始信号Ｓｔｓ或いはテスト終了信号Ｓｔｅのカウント数に対する半導体デバイス（ＤＵＴ）３のパス率或いはフェイル率として表示する。例文帳に追加

In the failure analysis of the semiconductor device (DUT) 3, the inspection device counts the number of inputs of a pass signal or a fail signal of the semiconductor device (DUT) 3 in a user's specified period, and displays the pass rate or fail rate of the semiconductor device (DUT) 3 to the counting number of a test start signal Sts or test completion signal Ste. - 特許庁

半導体チップの出力が“Ｌ”から“Ｈ”に遷移する場合と“Ｈ”から“Ｌ”に遷移する場合のそれぞれについて内部インピーダンスとｐ／ｎＭＯＳ回路と電流源とで半導体チップを示してなるモデルを作成すると共に、その半導体チップのモデルを用いて周波数領域における解析を行う。例文帳に追加

For each of the case where an output of the semiconductor chip transits from "L" to "H" and the case where it transits from "H" to "L", a model showing the semiconductor chip by an internal impedance, a p/n MOS circuit, and a current source is generated, while analysis in a frequency area is carried out by using the model of the semiconductor chip. - 特許庁

従来の半導体解析において外観形状観察だけでは検出することが不可能な、半導体装置内部の欠陥に基づくリーク等の不良箇所を、二次電子像の電位コントラスト差から検出する、荷電粒子ビームおよび集束イオンビームによる半導体装置の検査方法および検査装置を提供する。例文帳に追加

To provide a method and a device of inspecting a semiconductor device by charged particle beams and focused ion beams, for detecting, from a potential contrast difference of secondary electron images, a failure point such as leakage due to a defect in the semiconductor device, which cannot be detected merely through appearance shape observation in conventional semiconductor analysis. - 特許庁

半導体素子の電気テスト結果と不良要因を対応づけした判定表と、その判定表に基づいて半導体素子の不良要因を特定する手段と、不良要因特定の際に判定表に含まれない電気テスト結果の組み合わせが現れた場合にはその組み合わせを自動的に追加する手段とを具備する半導体不良解析システムである。例文帳に追加

An analysis system is provided with a decision table which associates electrical test result of a semiconductor element with a failure factor, a means for specifying the failure factor of the semiconductor element based on the decision table, and a means of automatically adding the combination, when the combination of the electrical test results which are not included in the decision table appears, when the failure factor is specified. - 特許庁

本発明は、複数種類の半導体材料から構成される半導体粒子を利用し、生体物質検出において、生体物質検出用の蛍光信号に影響せず、被検出物質の種類が非常に多い場合でも粒子を個別に識別することが可能で、膨大な数の親和性結合に応用でき多重解析を可能にする半導体粒子識別装置を提供する。例文帳に追加

To provide a semiconductor particle-identifying apparatus that utilizes a semiconductor particle composed of a plurality of types of semiconductor materials, that can individually identify particles, even if the types of a substance to be detected is very large without being affected by fluorescent signals for detecting organic substances in the detection of the organism substances, and can perform multiple analysis that can be applied to a very large number of affinity combinations. - 特許庁

半導体集積回路においてプローブにて電磁界を照射し、オープンゲートまたはゲート電位を活性化することで電源電流変動などの半導体集積回路内の電気的な特性変動を検出し、不良の有無を検出することを特徴とする半導体集積回路の不良解析装置である。例文帳に追加

This defect analyzer is characterized in that the semiconductor integrated circuit is irradiated with an electromagnetic field by a probe, and fluctuation in electrical characteristics in the integrated circuit such as power supply current fluctuation is detected by an open gate or by activating gate potential, thereby detecting whether defects exist or not. - 特許庁

光半導体素子の検査方法は、検査対象である光半導体素子２を該光半導体素子２のしきい値電流より低い電流で駆動して、インコヒーレントな光を発生させる工程と、前記光をエミッション顕微鏡１０で観察することにより発光像を得る工程と、前記発光像から不良状態を解析する工程と、を含む。例文帳に追加

An inspection method of an optical semiconductor element includes steps of: driving an optical semiconductor element 2 which is an inspected target with a current smaller than a threshold current of the optical semiconductor element 2 to generate incoherent light; acquiring a light emitting image by observing the light with an emission microscope 10; and analyzing a defective state from the light emitting image. - 特許庁

生産管理システム１０４からロットＩＤおよびロットケース内のポジションＩＤに対応する半導体基板ＩＤを受け取り比較して、半導体基板ＩＤ、ロットＩＤ、ロットケース内のポジションＩＤデータとチャンバ通過データを紐付する機能を有し、結果を解析用のデータベース１０２へ送信する。例文帳に追加

It has a function for receiving and comparing a lot ID and a semiconductor substrate ID corresponding to the position ID in the lot case from a production control system 104 to string the semiconductor substrate ID, lot ID, and position ID data in the lot case with chamber pass data; and transmits the result to an analyzing database 102. - 特許庁

半導体ウエーハの形状を評価する半導体ウエーハの形状評価方法であって、半導体ウエーハの表面及び／または裏面を走査して半導体ウエーハの形状データを測定し、測定した形状データを微分処理して微分プロファイルを算出し、得られた微分プロファイルの解析を行ってウエーハの表面特性を求めることにより半導体ウエーハの形状を評価することを特徴とする半導体ウエーハの形状評価方法。例文帳に追加

In this shape evaluation method for the semiconductor wafer for evaluating the shape of the semiconductor wafer, a shape data of the semiconductor wafer is measured by scanning a surface and/or a reverse face of the wafer, the measured shape data is differentiation-processed to calculate a differential profile, and the shape of the semiconductor wafer is evaluated by analyzing the resulting differential profile to find a surface characteristic of the wafer. - 特許庁

半導体集積回路装置において、レイアウトの自動配線終了後でも、スピード解析不良で引っかかったノードに対して、レイアウト変更を行うことなく簡単に任意のドライバビリティのリピータを挿入し、パワーゲートを任意のドライバビリティまで強化することを可能とし、レイアウト期間の短縮化を図る。例文帳に追加

To contrive reduction of a layout period by simply inserting the repeater of arbitrary drivability without modifying layout for a node stopped by speed analysis inferiority even after the automatic wiring completion of the layout and enhancing a power gate up to the arbitrary drivability in a semiconductor integrated circuit device. - 特許庁

さらに従来方式では難しかった微小領域を測定するための高分解能プローブのアレイ化についても半導体プロセスを用いることで、本装置では容易に実現することができ、一次元アレイ化によって測定の高速化、過渡的な磁界分布測定等、より詳しい解析を行うことを可能とした。例文帳に追加

Moreover, arraying of high-resolution probes for measuring a minute area, which is difficult in a conventional system, is easily performed by using a semiconductor process, and more detailed analysis, such as accelerating of measurement, and measurement of transient magnetic-field distribution, becomes available with one-dimensional arraying. - 特許庁

半導体装置の内部回路波形を観測する際に、擬似ランダムパターン発生器１２に、特定の出力に対応して擬似ランダムパターン発生器１２を初期値にセットすることのできるリセット信号２１を出力するリセット回路１９を付加することにより、出力されるランダムパターンの周期が短縮され、波形観測に要する時間を短縮し、故障解析時間を抑制することができる。例文帳に追加

When an internal circuit waveform of a semiconductor device is observed, a reset circuit 19 used to output a reset signal 21 for setting a pseudorandom pattern generator 12 to an initial value is added to the pattern generator 12 so as to correspond to a specific output, a cycle of a random pattern to be output is shortened, the time required for observing the waveform is shortened, and the failure analytical time is suppressed. - 特許庁

基板の処理特性を管理する半導体製造装置管理システムであって、制御パラメータのトレンドチャートデータの突出位置を抽出する解析手段１３と、抽出すべき突出度合いの判定条件を設定する条件設定手段１２と、判定条件に一致する突出データ等を保存する保存手段１４とを備える。例文帳に追加

The semiconductor manufacturing device management system for managing the processing characteristics of the substrate comprises: analysis means 13 for extracting a protruding position of trend chart data for the control parameters; condition setting means 12 for setting determination conditions of a protrusion degree to be extracted; and storage means 14 for storing protrusion data and the like matching the determination conditions. - 特許庁

ＳＥＭ式画像比較型検査装置において、所定のパターンを有する被検査パターンとおよび参照パターンの電位コントラスト画像を比較することにより、二値化されているコントラストの一方のコントラストのみを含む比較画像を生成し、当該比較画像のコントラストに基づく寸法を測定し、当該測定結果から、前記半導体形成によりばらつきが生じる特性化寸法を解析する。例文帳に追加

In SEM image comparison type inspection equipment, the potential contrast image is compared between a specified pattern being inspected and a reference pattern to generate a comparison image including one of two binarized contrasts, dimensions based on the contrast of the comparison image are measured and characterized dimensions being varied through fabrication of the semiconductor device are analyzed from the measurements. - 特許庁

ＳＳＴＡ実行部５は回路ネットリスト部１、タイミングアサーション部２、遅延モデル部３、及び変動要因統計情報部４から情報を入力し、統計的タイミング解析を実行し、予め作成されたバラツキ基準仕様表から半導体集積回路チップの不良確率を算出する。例文帳に追加

The SSTA executing part 5 inputs the information from the circuit net list part 1, the timing asserting part 2, the delay model part 3, and the variable factor statistical information part 4, executes statistical timing analyses, and calculates the defect probability of the semiconductor integrated circuit chip, from a variation reference specification table, generated in advance. - 特許庁

ＩＣカード用ＬＳＩチップに分割される以前のウエハ状態の半導体装置のときに各内部回路の検査に用いる検査回路および検査用パッドを悪用して、ＬＳＩチップの状態のときにその内部情報やＬＳＩの動作の仕方の情報が不正に解析されるのを防止できるようにする。例文帳に追加

To prevent the internal information and the information of the way of the operation of an LSI from being illegally analyzed in the state of an LSI chip by abusing an inspection circuit and a pad for an inspection used for the inspection of respective internal circuits at the time of a semiconductor device in a wafer state before being divided into the LSI chips for an IC card. - 特許庁

本発明の感光性導電ペーストは、（Ａ）結晶化度の低い銀粉末、（Ｂ）有機バインダー、（Ｃ）光重合性モノマー、（Ｄ）光重合開始剤を含有するペーストであって、前記結晶化度の低い銀粉末（Ａ）が、Ｘ線解析パターンにおけるＡｇ（１１１）面ピークの半価幅で０．１５°以上の値を示すものであることを特徴とする。例文帳に追加

The photosensitive conductive paste contains (A) silver powders having a low degree of crystallinity, (B) an organic binder, (C) a photopolymerizable monomer, and (D) a photopolymerization initiator, in which the silver powder (A) having the low degree of crystallinity exhibits a value of ≥0.15° at a half peak width of the Ag (111) face peak in X-ray analysis patterns. - 特許庁

半導体基板の表面に金属化合物を無電解析出（光Ｂｉ−ＯＣＤとよばれる）させるバイポーラ光電気化学プロセスであって、基板の表側と基板の裏側の異なった照度が、カソード反応とアノード反応とを分離する駆動力を形成し、高歩留まりの金属化合物の析出が得られるプロセスが開示されている。例文帳に追加

A bipolar photo-electrochemical process is disclosed for electroless deposition (referred to as photo Bi-OCD) of a metallic compound onto the top surface of a semiconducting substrate whereby differential illumination of the front side of the substrate versus the back side of the substrate provides a driving force to separate the cathodic and anodic partial reactions leading to high yield deposition of the metallic compound. - 特許庁

ロット／ウェーハのチップ測定データ検索条件の基準値を記憶する基準値データベース１３と、その基準値に基づいてデータベース１７に格納されたチップ測定データを検索するロット／ウェーハを指定するロット／ウェーハ指定部１１と、その指定結果に基づいてロット／ウェーハのチップ測定データを検索するチップ検索部１５を具備する半導体不良解析システムである。例文帳に追加

An analysis system is provided with a reference value database 13 for storing the chip measurement data retrieval conditions of a lot/wafer, a lot/wafer specifying part 11 for specifying the lot/wafer for retrieving chip measurement data being stored in a database 17 based on the reference value, and a chip retrieval part 15 for retrieving the chip measurement data of the lot/wafer, based on the specification result. - 特許庁

この非線形常微分方程式に、浮き屋根１５のデッキ１６の半径方向の縮みによるポンツーン１７の変位によって生じる歪エネルギ変化から導かれる非線形項を付加した方程式を導出し、応答解析を行うことで、ポンツーン１７に対して楕円形に変形させるように作用する応力を算出させる。例文帳に追加

An equation with a non-linear term derived from a strain energy change generated from the displacement of the pontoon 17 caused by a contraction in the radial direction of a deck 16 of the floating roof 15 added to this non-linear differential equation is derived, and this non-linear ordinary differential equation calculates stress exerted to the pontoon 17 so as to cause the ovalized deformation by performing a response analysis. - 特許庁

連続性判定処理部３７は、連続性が無いデータと判断した場合は、パケット判別処理部３８で喪失パケットの種類や喪失量の度合いを解析しデータ置換処理部３６で、データの置換および、データ破棄処理部３５では、デコード可能な単位となるよう中途半端なデータの破棄を行う。例文帳に追加

When a continuity decision processing part 37 decides that the data do not have continuity, a packet discrimination processing part 38 analyzes the type of a lost packet and the degree of a lost amount, a data replacement processing part 36 replaces data and a data discard processing part 35 discards half-finished data so as to be a decodable unit. - 特許庁

これにより、電源ラインを通じて半導体集積回路に供給される電流や電圧、電力の測定結果から内部の暗号処理を解析しようとしても、この測定結果には２つの暗号処理回路（１、２）の処理に関わる情報が混ざり合っており、両者の暗号処理を判別することが非常に困難になる。例文帳に追加

Thus, even when the internal encryption processing is tried to be analyzed on the basis of a measurement result of a current, a voltage, or a power supplied to the semiconductor integrated circuit through the power line, the information associated with the processing of the two encryption processing circuits (1, 2) is mixed in the measurement result and it is very difficult to discriminate both the encryption processes. - 特許庁

車載のカメラ２、マイクロフォン３、加速度センサ４からのデータを記憶媒体装置５に記録可能な運転記録装置ＤＲＳに搭載可能な半導体集積回路１は、動画像エンコーダ１０、音声圧縮エンコーダ１１、加速度解析器１２、多重化情報を生成するマルチプレクサ１４、多重化情報を含むファイル５０を生成する制御部１５を具備する。例文帳に追加

A semiconductor integrated circuit 1 can be loaded on a drive recorder DRS capable of recording data from an on-vehicle camera 2, a microphone 3 and an acceleration sensor 4 in a storage medium device 5, and includes: a moving image encoder 10, a sound compression encoder 11, an acceleration analyzer 12; a multiplexer 14 for generating multiplex information, and a control part 15 for generating a file 50 including the multiplex information. - 特許庁

タイミング解析部２が、各フリップフロップＦ０〜Ｆｎのタイミングウィンドウを算出し、タイミングウィンドウに基づいて各フリップフロップＦ０〜Ｆｎを駆動するクロックの遅延時間を適切に設定するため、半導体集積回路の総和電流および瞬時電流の少なくとも一方を必要に応じて低減できる。例文帳に追加

The timing-analyzing part 2 computes the timing windows of respective flip-flops F0-Fn and adequately sets the delay time of clocks, which drive each of the flip-flops F0-Fn, on the basis of the timing windows, and consequently at least either the total current of the semiconductor integrated circuit or its momentary current is reduced, if necessary. - 特許庁

半導体集積回路に配置される第１論理素子と第２論理素子を互いに接続するために、異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する信号配線に対して、前記第１論理素子と前記第２論理素子間のタイミング解析をおこない（Ｓ０２）、信号伝播遅延時間が所定の基準値を満たすか否かを判定する（Ｓ０３、Ｓ０４）。例文帳に追加

For signal wiring formed on each different wiring layer in order to interconnect a first logic element and a second logic element arranged on a semiconductor integrated circuit and interconnected through vias, timing analysis is performed between the first logic element and the second logic element (S02), an a decision is made whether a signal propagation delay time satisfies a specified reference value or not (S03, S04). - 特許庁

電源解析方法は、半導体素子が搭載されるパッケージ基板を複数の第１の領域に分割し、前記複数の第１の領域に対して、仮想の平板導体を設定し、前記平板導体のインダクタンス特性を含む複数の電気特性を計算し、それぞれの第１の領域内のヴィア数から、前記インダクタンス特性に関して補正を行うことを特徴とする。例文帳に追加

In the power source analyzing method, the package substrate to which a semiconductor element is mounted is divided into a plurality of first regions, a virtual planar conductor is set on each of the plurality of first regions, a plurality of electric characteristics including inductance characteristic of the planar conductor are calculated, and correction is executed for the inductance characteristic from the number of vias in each of the first regions. - 特許庁

複数の微粒子情報、例えば、微粒子サイズ、微粒子重量、微粒子密度、濃度、あるいは、粒子形状等を同時にモニタリングすることを可能として、特に半導体製造工場や液晶製造工場等においての微粒子発生原因等の解析に役立つ便利な微粒子計測装置を提供する。例文帳に追加

To provide a convenient particulate measuring instrument capable of monitoring a plurality of particulate data, for example, a particulate size, a particulate weight, a particulate density, a particulate concentration, a particulate shape or the like at the same time and useful for the analysis of the occurring cause or the like of particulates especially in a semiconductor manufacturing factory or a liquid crystal manufacturing factory. - 特許庁