「半解析」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

本来の断面形状を損なうことなく、微細構造を有する半導体装置の所望位置に断面を形成し、ＳＥＭあるいはＴＥＭ等による断面解析を可能とする。例文帳に追加

To form a section on a desired position of a semiconductor device having a fine structure without impairing the original section shape, and to enable section analysis by a SEM, a TEM or the like. - 特許庁

電子ビームテスタを用いた半導体集積回路の故障解析において、上層を配線に覆われた下層配線の故障信号伝播の検証を実現する。例文帳に追加

To realize the verification of the propagation of a failure signal of a lower wire covered with a wire at its upper layer, in failure analysis of a semiconductor integrated circuit using an electronic beam tester. - 特許庁

校正及びスペクトル解析方法は「文部科学省編放射能測定シリーズNo.7 ゲルマニウム半導体検出器によるガンマ線スペクトロメトリー」に記載の方法、あるいは国際的に認められた方法に従う。例文帳に追加

Calibration and spectrum analysis shall be conducted according to the method provided in “Gamma-ray Spectrometry using Germanium Semiconductor Detectors” of MEXT's Radiation Measurement Method Series 7 or an internationally accepted method. - 厚生労働省

シミュレーション実行部は、回路接続情報とＥＳＤデバイスモデル（２４）とに基づいて、半導体集積回路への過電圧としてＥＳＤサージ電圧を半導体デバイスの端子に印加して、半導体集積回路の動作を解析する。例文帳に追加

Based on circuit connection information and an electrostatic discharge (ESD) device model (24), a simulation operation part applies an ESD surge voltage to a terminal of the semiconductor device as an overvoltage to the semiconductor integrated circuit to analyze the performance of the semiconductor integrated circuit. - 特許庁

半導体基板上に形成された周辺回路上にさらに多層配線層が形成された構造の半導体装置において、周辺回路を構成する素子の特性を変化させずに周辺回路の不良解析を行うことができる半導体装置を提供する。例文帳に追加

To provide a semiconductor device, having a structure in which a multilayer wiring layer is further formed on a peripheral circuit formed on a semiconductor substrate, such that a defect of the peripheral circuit is analyzed without changing characteristics of elements constituting the peripheral circuit. - 特許庁

良好な放熱効果を有するとともに、薄型化、製造工程数の削減、及び材料コストの節減が可能な半導体モジュール、該半導体モジュールの不良解析方法、及び該半導体モジュールの製造方法を提供すること。例文帳に追加

To provide a semiconductor module that has a good heat radiation effect, can be thinned, and can reduce the number of manufacturing processes and material cost, and to provide a failure analysis method for the semiconductor module, and a method of manufacturing the semiconductor module. - 特許庁

半導体製造装置の制御において生じる処理異常の解析等を行う際の、制御装置から半導体製造装置に対して入力される電気信号と実際に半導体製造装置で行われた処理の履歴情報とを照合する作業を容易にする。例文帳に追加

To easily execute operation for collating an electric signal inputted from a control device to a semiconductor manufacturing device with the history information of processing practically executed by the manufacturing device in order to execute the analysis or the like of processing abnormality generated under the control of the manufacturing device. - 特許庁

この色ビーズ自体の色及びビーズに塗布された半導体ナノ粒子の色を解析することにより、半導体ナノ粒子の製造精度、ビーズ表面に塗布する半導体ナノ粒子の配合精度及び装置の精度が同程度でも、より多くの種類のビーズを判別することが可能となる。例文帳に追加

By analyzing the color of the color beads themselves and the color of the semiconductor nanoparticles applied to the beads, more kinds of beads can be discriminated even if the manufacturing precision of the semiconductor nanoparticles, the compounding precision of the semiconductor nanoparticles applied to the surfaces of the beads and the precision of the color bead discrimination apparatus are almost same. - 特許庁

半導体集積回路の回路解析装置であって、前記半導体集積回路内の機能素子容量値に基づいて、前記機能素子または前記機能素子接続配線を、前記半導体集積回路の配置情報を含む設計図上に、区別して表示する容量値出力手段を備える。例文帳に追加

This circuit analyzing device of a semiconductor integrated circuit is provided with a capacitative value output means for discriminately the displaying functional elements or functional element connection wiring on a design drawing, including the arrangement information of the semiconductor integrated circuit on the basis of the functional element capacitative value in the semiconductor integrated circuit. - 特許庁

インバータの半導体電力素子の温度に対する過渡的要素をさらに細かく解析することができ、半導体電力素子の接合部の温度変化を精度良く推定することができ、インバータの動作上の安全性と信頼性を得る。例文帳に追加

To obtain safety and reliability in terms of operation of inverters by further fully analyzing transient elements to temperature of semiconductor power elements in the inverters, and by precisely estimating a change in temperature at junction sections of the semiconductor power elements. - 特許庁

ソース・ドレインおよびチャネルにおけるキャリアの挙動の解析精度を向上させることにより、半導体装置の動作を実用上許容できる時間内で、かつ、高い精度で予測または再現し得る半導体装置設計用シミュレーションモデルを提供する。例文帳に追加

To provide a simulation model for designing a semiconductor device estimating or reproducing the operation of a semiconductor device in practically acceptable time and with high precision, by improving the analytical precision of behavior of carriers in a source, a drain and a channel. - 特許庁

製品チップの製造時においてもその製造プロセスによる素子特性のウェハ面内分布あるいはバラツキを解析するために十分な個数且つ均一サンプリング間隔を実現することができる特性モニタ部を有する半導体装置及び半導体ウェハを提供する。例文帳に追加

To provide a semiconductor device and a semiconductor wafer having characteristic monitors whose sufficient number and uniform sampling intervals can be attained for analyzing the wafer in-plane distribution or variations of device characteristics due to a manufacturing process even when product chips are manufactured. - 特許庁

ファンクションテスタ１１で発生されるテストパターンが良品及び不良品の半導体集積回路に供給され、動作状態の半導体集積回路の故障している箇所からホットエレクトロンが放出され、エミッション解析装置１２によって発光像として検出される。例文帳に追加

A test pattern generated in a function tester 11 is supplied to the good and defective semiconductor integrated circuits, and hot electron is emitted from the failure position of the semiconductor integrated circuit in the operating state, and detected as the emission image by an emission analytic device 12. - 特許庁

半導体メモリ等の半導体装置に対して異なるテストパターンを与えるステップ毎にフェイルビットの情報を取得し、フェイルビットになった要因を容易に解析できるようにしたプローブテスト装置およびその方法を提供することにある。例文帳に追加

To provide a probe test device and its method which can easily analyze a main cause of fail bit by obtaining information of fail bit for each step in which a different test pattern is given to a semiconductor device such as a semiconductor memory and the like. - 特許庁

設計された加工パターンに基づき、所定の加工条件により前記半導体ウエハを加工する手段と、加工された前記半導体ウエハを評価する手段と、前記ウエハ面内の位置に対応する前記評価の結果に基づいて解析情報を生成する手段を備える。例文帳に追加

This working condition optimization system is provided with a means for working a semiconductor wafer under predetermined working conditions based on a designed working pattern, a means for evaluating the worked semiconductor wafer, and a means for generating analytic information based on the result of evaluation corresponding to the position in the wafer surface. - 特許庁

ＪＩもしくはＳＩを用いた半導体集積回路の設計方法であって、寄生バイポーラトランジスタの影響やサージに対するガードリングを入れた効果等をシミュレーションにより予め解析することができ、製品コストを低減することのできる半導体集積回路の設計方法を提供する。例文帳に追加

To provide a design method of a semiconductor integrated circuit which uses JI or SI, capable of analyzing in advance the effect of a parasitic bipolar transistors and that of guard ring against surge using simulation, for a lower product cost. - 特許庁

部品(P_i)を覆う半球面(S)を生成し、半球面(S)から眺めたときに見えるフリーエッジメッシュ(FM_1)の属性を液体に設定するとともに、当該フリーエッジメッシュ(FM_1)を初期境界メッシュに設定し、この初期境界メッシュから次々と隣接するメッシュの属性を解析するようにした。例文帳に追加

A hemispheric surface (S) covering a component (P_i) is generated, an attribute of a free edge mesh (FM_1) appearing when viewed from the hemispheric surface (S) is set as a liquid, the free edge mesh (FM_1) is set as an initial boundary mesh, and an attribute of a successive adjacent mesh is analyzed from the initial boundary mesh. - 特許庁

被試験対象の半導体デバイスの種類の変更、容量等の増大に伴い、子基板の変更ができ、親基板の枚数が増えても親基板の間隔を最小限の間隔におさえることのできる、半導体試験装置における不良解析メモリの搭載方法を提供する。例文帳に追加

To provide a mounting method for a failure analysis memory in a semiconductor tester that enables a change of slave boards according to a change in type and an increase in capacity or the like of a semiconductor device under test, and can minimize a spacing between master boards even when the number of master boards is increased. - 特許庁

本発明の課題は、内部回路の待機時消費電力を抑制するための電源制御回路を用いて半導体集積回路内の電源接続・切断を行った際に半導体集積回路内に発生する電源ノイズを解析することを目的とする。例文帳に追加

To analyze power source noise which is generated in a semiconductor integrated circuit in connecting/disconnecting a power source in a semiconductor integrated circuit by using a power source control circuit for suppressing the stand-by power consumption of an internal circuit. - 特許庁

半導体集積回路装置に形成したインバータチェーン３に電流を流し、その発光強度分布を取得するとともに、前記発光強度分布と前記半導体集積回路装置の電源網解析結果とを比較して電源電圧ドロップ箇所を特定する。例文帳に追加

A current is supplied to an inverter chain 3 formed in a semiconductor integrated circuit device to acquire a light emission intensity distribution thereof, which in turn is compared with a power supply network analysis result of the semiconductor integrated circuit device to specify a power source voltage drop place. - 特許庁

本発明は、プローブ針の針圧不良を容易に検出することができ、不良解析時間を短縮することができるプローブ針圧力不良検出用の半導体装置、プローブ針圧力不良検出システム及び半導体装置の製造方法を提供することを目的とする。例文帳に追加

To provide a semiconductor apparatus for detecting poor probe needle pressure capable of detecting poor needle pressure of a probe needle easily and reducing time for analyzing the poorness, as well as a system for poor probe needle pressure and a method for producing the semiconductor apparatus. - 特許庁

エッジ信号の発生エラーを確実に検出することができ、これによりエッジ信号のエラーの原因を短時間且つ容易に解析することができるエッジ信号生成装置、及び当該装置を備える半導体試験装置を提供する。例文帳に追加

To provide an edge signal generating apparatus reliably detecting generation errors of edge signals and easily analyzing the causes of errors of the edge signals in a short period of time, and also to provide a semiconductor testing apparatus provided with the apparatus. - 特許庁

インタリーブ構成を適用すること無く、ＤＵＴのアドレス空間に対応する低速なメモリへ、試験実施によって高速に入力されるフェイル情報を格納可能とする不良解析装置を備える半導体試験装置を提供する。例文帳に追加

To provide a semiconductor test device provided with a defect analyzing device in which fail information inputted at high speed by performing a test can be stored in a low speed memory corresponding to an address space of a DUT without applying interleave constitution. - 特許庁

特定の通信プロトコルを必要とせずに、ソフトウェアまたはハードウェアで構成される信号解析部を追加することなく、自動的に送信および受信動作を切り替えて通信を行うことができる半二重通信デバイスを提供する。例文帳に追加

To provide a half duplex communication device capable of performing communication by automatically switching transmission and reception operations, without adding a signal analysis portion configured of software or hardware, without need of a particular communication protocol. - 特許庁

これにより、論理セルの電圧ドロップや配置位置によって変動する電圧値ごとについて、遅延のばらつき値を考慮してタイミング解析を行うことにより、半導体集積回路の信号パスの遅延のばらつき値の範囲を狭めることができる。例文帳に追加

Thereby range of dispersion values of delay of the signal paths of the semiconductor integrated circuit can be limited by performing timing analysis considering dispersion values of delay about for every voltage values being changed by voltage drop and placement position of logic cells. - 特許庁

工場１で配線間隔の異なる半導体集積回路の製品または試料を製造したことにより得られた歩留まりに関する歩留まり情報２に基づいて、情報解析装置４が歩留まりと配線間隔の関係を表す関数情報を作成する。例文帳に追加

An information analysis apparatus 4 creates function information indicative of a relation between the yield and wiring interval on the basis of the yield obtained by manufacturing products or samples of semiconductor integrated circuits having different wiring intervals in a factory 1. - 特許庁

ダミー配線を極力付加することなく、加工による配線パターン寸法変動を抑制し、レイアウト設計段階で遅延解析をより正確にし、回路の目標動作周波数達成を容易化する半導体集積回路の配線レイアウト装置を提供することを目的とする。例文帳に追加

To provide a wiring layout device for a semiconductor integrated circuit for reducing fluctuation in a wiring pattern dimension due to processing, improving accuracy of delay analysis in a layout design step, and facilitating attainment of a target operation frequency of a circuit. - 特許庁

複数の回路ブロックと、これらの回路ブロック間を互いに接続する内部の信号線とを有しているにも拘わらず、上記各回路ブロック間を伝送されるデータが消費電力解析によって推定される可能性を軽減可能な半導体装置、および、ＩＣカードを実現する。例文帳に追加

To accomplish a semiconductor device and an IC card capable of reducing possibility for data transmitted between circuit blocks to be estimated by power consumption analysis although a plurality of circuit blocks and an internal signal line interconnecting these circuit blocks are included. - 特許庁

回路全体で処理速度を低下させることなく、消費電流解析によるセキュリティデータやデータ処理手順の解読を困難にし、セキュリティデータの漏洩や不正利用を効果的に防止できる半導体集積回路を提供する。例文帳に追加

To provide a semiconductor integrated circuit capable of making reading of security data and a data processing procedure based on consumed current analysis difficult for effectively preventing leakage and unauthorized use of the security data without any reduction in processing speed of the circuit as a whole. - 特許庁

ショットキー障壁を量子力学的にトンネルする効果を、古典的・半古典的な輸送方程式に基づくデバイスシミュレータに取り入れ、ショットキー・ソース／ドレインＭＯＳＦＥＴの電気的特性を高速で正確に解析可能なデバイスシミュレーション装置、方法、プログラムの提供。例文帳に追加

To provide a device simulation apparatus, a device simulation method and a program that accurately analyze electric characteristics of a Schottky source/drain MOSFET at a high speed by employing the effect of quantum-mechanical tunneling through a Schottky barrier for a device simulator based on a classical and a semiclassical transport equation. - 特許庁

ＣＢＩＣのような複数の回路ブロックで構成された半導体集積回路において、回路ブロック間の信号のタイミングを検証可能にし、それによって回路の信頼性を向上させるとともに、不良解析を容易にする技術を提供する。例文帳に追加

To enable the timing of inter-circuit block signals to be verified in a semiconductor integrated circuit composed of circuit blocks such as CB ICs (cell base IC) so as to improve the semiconductor integrated circuit in reliability and to provide a technique that facilitates a failure analysis. - 特許庁

ＤＭＡ転送によるデータの上書き防止の設定／解除について、ソフトウェア処理による煩雑さを無くすとともに、ソフトウェアによって誤った制御をされたＤＭＡＣが原因で発生する異常画像の発生防止と解析を容易に行うことができる半導体集積回路を提供する。例文帳に追加

To provide a semiconductor integrated circuit capable of removing complexity by software processing in setting/releasing the overwriting protection of data by DMA transfer, and easily preventing and analyzing generation of abnormal images caused by erroneously controlled DMAC by software. - 特許庁

本発明は、走査電子顕微鏡等の寸法測定装置を用いて、半導体デバイスのパターンのラフネスを評価する際に要する相関距離や分散といったようなパラメータを、正確に決定することが可能な寸法解析プログラム、寸法計測装置の提供を目的とする。例文帳に追加

To provide a size analysis program accurately determining parameters such as a correlation distance and variance required to evaluate the roughness of a pattern of a semiconductor device by using a size measurement apparatus such as a scanning electron microscope or the like, and a size measurement apparatus. - 特許庁

増感色素を担持させて形成させる半導体粒子層３を、ＺｎＯを電解析出させて設けたＺｎＯ多孔質層３１と、このＺｎＯ多孔質層３１の表面に設けたＺｎＯの微粒子から構成される微粒子層３２とで構成させる。例文帳に追加

A semiconductor particle layer 3 formed by having sensitizing dyes carried is to be structured of a porous layer 31 of ZnO through electrolysis deposition of ZnO, and a fine particle layer 32 made of ZnO fine particles fitted on the surface of the ZnO porous layer 31. - 特許庁

本発明の一観点にかかる半導体集積回路は、複数のフリップフロップと、複数のフリップフロップのうち少なくとも二以上のフリップフロップに接続される選択回路と、選択回路に接続されるテスト応答解析回路と、を有する。例文帳に追加

The semiconductor integrated circuit includes a plurality of flip-flops, a selection circuit connected to at least 2 or more of flip-flops among the plurality of flip-flops, and the test response analysis circuit connected to the selection circuit. - 特許庁

このような半導体チップ２は、さらに、第２パッド１１と第３パッド１２とが電気的に接続されないようにパッケージングされたときに、外部端子とＴＡＰコントローラ７とを切断することができ、他者がＣＰＵ５を解析することをより確実に防止することができる。例文帳に追加

The semiconductor chip 2 can cut off the external terminal and the TAP controller 7 when packaging takes place in a manner that the second pad 11 and the third pad 12 may not be electrically connected, and surely prevent others from analyzing the CPU 5. - 特許庁

ＦＩＢ断面加工方法に関し、精度の高い断面加工を施すことができるＦＩＢ断面加工方法及びその加工方法を用いて製品断面解析を行った結果を利用する半導体装置の製造方法を提供する。例文帳に追加

To provide an FIB cross-section processing method capable of carrying out a cross-section processing with high accuracy relating to an FIB cross-section processing method, and a method of manufacturing a semiconductor apparatus that uses results of cross-section analysis for products using the processing method. - 特許庁

チップの表面側には電極パッドが存在しないため、チップの表面側に存在する配線や素子への電源、信号の供給やチップ内部の信号の波形をＥＢテスタ等で観測することが容易になり、半導体集積回路の特性評価や故障解析が実現可能となる。例文帳に追加

Since no electrode pad exists on the front side of the chip, power supply to wiring or elements existent on the front side of the chip, signal supply or waveform of a signal inside the chip can be easily observed by an EB tester or the like and the characteristic evaluation or fault analysis of the semiconductor integrated circuit is enabled. - 特許庁

２個のプリズムと顕微鏡を通過したフルオレスセインリング部の画像を取り込み、画像解析により２つの半割れフルオレスセインリングのずれ量ΔＬを正確に計測し、ずれ量ΔＬが一定値以下になるように、測圧子の押付力を制御する。例文帳に追加

An image of the fluorescein ring part passed through two prisms and a microscope is captured, the deviation ΔL of two half fluorescein rings is accurately measured by image analysis, and a pressure of a measurer is controlled to make the deviation quantity ΔL less than or equal to a fixed value. - 特許庁

多層構造を有する半導体デバイスの製造プロセスで、各層の表面形状を製造工程毎に計測し、それらの計測結果を合成し、多層のデータを用いて解析・評価することができる走査型プローブ顕微鏡の立体膜構造測定方法等を提供する。例文帳に追加

To provide a three-dimensional membrane structure measuring method of a scanning probe microscope capable of measuring the surface shapes of respective layers at every manufacturing process in a manufacturing process of a semiconductor device having a multilayered structure to synthesize the measurement results and capable of analyzing and evaluating those measuring results using the data of a multilayer. - 特許庁

解析画面表示制御部１４は、表示装置４０に表示させる半導体デバイスの画像としてパターン画像Ｐ１とレイアウト画像Ｐ３とを重畳した重畳画像を生成するとともに、重畳画像でのパターン画像Ｐ１に対するレイアウト画像Ｐ３の透過率を設定する。例文帳に追加

The analysis screen display control section 14 generates a superimposed image that is the superimposition of the pattern image P1 and the layout image P3 on each other as an image of the semiconductor device to be displayed by the display device 40 and sets the transmissivity of the layout image P3 with respect to the pattern image P1 in the superimposed image. - 特許庁

本発明の半導体デバイス試験装置１００のパターン発生器１０は、パターン発生器１０、基準クロック発生器６０、タイミング発生器６２、波形整形器７０、信号入出力部８０、比較ユニット９０、不良解析メモリ部１１０を備える。例文帳に追加

This semiconductor device testing device 100 is provided with a pattern generator 10, a reference clock generator 60, a timing generator 62, a wave-form shaper 70, a signal input/output section 80, a comparing unit 90, and a defect analysis memory section 110. - 特許庁

解析の前で且つシステムのリセットに続いて、較正係数が各車軸に対して決定され、転がり半径のばらつきを補償し、そして実質的に、任意の１つの車軸の２つの車輪に対する百分率差値を補正するため用いられる。例文帳に追加

Before the analysis and following reset of a system, calibration factors for each axle shaft are determined and they are used for compensating variation of rolling radius and substantially correcting percentage difference values for two wheels of one random axle shaft. - 特許庁

両面解析評価装置は、一部のモールドを除去することによって半導体チップが露出したパッケージデバイスを固定する装置であり、基板と、基板の所定領域に置かれた前記パッケージデバイスを覆って基板に取り付けられる蓋とを備える。例文帳に追加

A device for evaluating double-sided analysis, which fixes a package device with a semiconductor chip exposed by removing a part of mould, is provided with a substrate and a cover mounted to the substrate by covering the package device placed on a predetermined region of the substrate. - 特許庁

クラスタリングサーバは、PDLデータを入力し(S2401)、PDLデータを解析して中間データとメタデータを作成し(S2403)、メタデータを参照して、オブジェクト結合処理を行い(S2404)、トラッピング前半処理を行い(S2406)、中間データのみをプリンティングサーバへ送信する(S2407)。例文帳に追加

A clustering server inputs PDL data (S2401); analyzes the PDL data to create intermediate data and metadata (S2403); refers to the metadata to perform an object linking process (S2404); performs the first half of the trapping process (S2406); and sends only the intermediate data to a printing server (S2407). - 特許庁