「Bit a」に関連した英語例文の一覧と使い方(402ページ目) - Weblio英語例文検索

When an entry is set into a partial access mode, the copying operation is carried out with respective memory cells included in the holding area as copying sources and also with one or a plurality of memory cells included in the copying area connected to bit lines to which the memory cells of a copying source are connected as copying destinations.例文帳に追加

パーシャルアクセスモードにエントリする際、前記保持領域に含まれるメモリセルの各々をコピー元とするとともに、該コピー元のメモリセルが接続されるビット線に接続された前記コピー領域に含まれる一又は複数のメモリセルをコピー先として、コピー動作を行う。 - 特許庁

To provide an image display system, wherein 8-bit (256-tone) image display with a high resolution and multiple-tone image display with a normal resolution can be performed by switching one from the other so as to display an optimum image by a simple method, depending on the situation, and to provide an image display program thereof.例文帳に追加

簡易な手法により、高解像度で８ビット（２５６階調）の画像表示と、通常解像度で多階調の画像表示とを切り替えて行うことが可能であり、状況に応じて最適な画像を表示させることのできる画像表示システム及び画像表示プログラムを提供する。 - 特許庁

Local buffers 13 to 15 are respectively made to correspond to a plurality of respective buses 10 to 12, and data are respectively inputted and outputted between a bus 1 and the buses 10 to 12, so as to absorb the speed difference of a transfer speed on the basis of the difference of bit width between the bus 1 and the buses 10 to 12.例文帳に追加

複数のバス１０のそれぞれにはローカルバッファ１３〜ローカルバッファ１５がそれぞれ対応づけられており、バス１とバス１０〜バス１２とのビット幅の相違に基づく転送速度の速度差を吸収するよう、バス１とバス１０〜バス１２のそれぞれとの間でデータの入出力を行う。 - 特許庁

The SRAM cell has NMOS drive transistors MDB and MDT and PMOS load transistors MLB and MLT as with a conventional 6 transistor SRAM cell, configures two CMOS inverters connected to a power line VDD and a ground line VSS, and holds data of one bit by positive feedback of cross-couple connection of the inverter pair.例文帳に追加

ＳＲＡＭセルは、従来の6トランジスタＳＲＡＭセルと同様に、ＮＭＯＳのドライブトランジスタMDB,MDT及びＰＭＯＳのロードトランジスタMLB,MLTを備え、電源線VDDとグランド線VSSに接続される２個のＣＭＯＳインバータを構成し、そのインバータ対のクロスカップル接続での正帰還により１ビットのデータを保持する。 - 特許庁

The non-volatile semiconductor memory device 100 is equipped with: bit lines BL; source lines SL; memory strings MS including a plurality of memory transistors MTr connected in series; drain selection transistors SDTr; source selection transistors SSTr; and a control circuit 15 which controls a read operation.例文帳に追加

不揮発性半導体記憶装置１００は、ビット線ＢＬと、ソース線ＳＬと、複数のメモリトランジスタＭＴｒを直列に接続されたメモリストリングＭＳと、ドレイン側選択トランジスタＳＤＴｒと、ソース選択トランジスタＳＳＴｒと、読出動作を制御する制御回路１５とを備える。 - 特許庁

The error control apparatus 200 includes a mask indicator 212 for outputting mask data, a pre-decoder 210 for performing masking for the reserved bit included in the received data by using the mask data output from the mask indicator 212, and a decoder 220 for decoding the masked received data.例文帳に追加

マスクデータを出力するマスクインジケータ２１２と、マスクインジケータ２１２が出力したマスクデータを用いて、受信データに含まれる予備ビットに対してマスキングを行うプリデコーダ２１０と、マスキングされた受信データに対してデコーディングを行うデコーダ２２０とを含む誤り制御装置２００。 - 特許庁

When a system controller 27 discriminates disk identifying data ID from TOC and reproducing mode identification data Im is the first reproducing mode for instructing arithmetic output reproduction in addition, a multiplexer 33 outputs audio data DAEx of 20 bit/sample via a selection circuit 36.例文帳に追加

システムコントローラ２７がＴＯＣからディスク識別データＩＤを判別し、さらに再生モード識別データＩｍが演算出力再生を指示する第１の再生モードであるとき、マルチプレクサ３３は選択回路３６を介して２０ビット／サンプルのオーディオデータＤＡＥｘを出力する。 - 特許庁

This ratchet driver 1 without looseness is composed of the driver rod part 2 for forming a bit 5 on the tip, a sleeve part 4 for holding this part in predetermined torque (at least torque larger than load torque in ordinary screwing-in), and a ratchet mechanism part 4 inserted into the rear end of the sleeve part 4 and connected to the driver rod part 2.例文帳に追加

ガタなしラチェットドライバ１はビット５を先端に形成するドライバロッド部２と、これを所定トルク（通常のねじ込み時の負荷トルクより少なくとも大きいトルク）で保持するスリーブ部４と、スリーブ部４の後端に挿着されてドライバロッド部２と連結されるラチェット機構部４とからなる。 - 特許庁

The parallel bit test method includes a step in which the test data are stored in the test data storage section, a step in which the test data and the inverted data of the test data are written in the memory cell array and a step in which decision is made to determine whether the data read from the memory cell array are the same as the test data and their inverted data or not.例文帳に追加

並列ビットテスト方法は、テストデータ貯蔵部にテストデータを貯蔵する段階、メモリセルアレイにテストデータやその反転されたデータをライトする段階、メモリセルアレイから読取りしたリードデータが前記テストデータやその反転されたデータと同じであるかを判断する段階を含む。 - 特許庁

Further, the DSP chip serves as a front-end processor of the continuous speech processing and converts the digital bit streams indicating the speech to phonemes for processing by a CPU and speech recognition engine utilizing the software, thereby making it possible to smooth a digital cellular telephone function and the conversion from characters to the speech.例文帳に追加

更に、ＤＳＰチップは、連続音声処理の前置プロセッサとしての機能を果し、音声を表わすデジタルビットストリームを、ＣＰＵ及びソフトウェア利用の音声認識エンジンにより処理するための音素に変換し、デジタル携帯電話機能及び文字から音声への変換を円滑化することができる。 - 特許庁

The voltage of the internal node N1 of an inverter composed of a load transistor Lo1 and a driver transistor Dr1 connected to the bit line BL1 on the low voltage side is varied forcibly to evaluate a write operation margin using the current of the internal node N1 measured at that time.例文帳に追加

そして、その低電圧側のビット線ＢＬ１に接続された、ロードトランジスタＬｏ１とドライバトランジスタＤｒ１で構成されるインバータの、その内部ノードＮ１の電圧を強制的に変化させ、そのときに測定されるその内部ノードＮ１の電流を用いて書き込み動作マージンを評価する。 - 特許庁

The screw part fastening machine includes the drive motor 2 which is rotatable normally and reversely, a reduction gear 20 for decelerating the rotation transmitted from the drive motor 2 and outputting rotation reverse to the direction of the transmitted rotation, and a drive shaft 5 to which a screwdriver bit engaged with the head portion of the screw is connected.例文帳に追加

正転・逆転が可能な一の駆動モータ２と、この駆動モータ２から伝達される回転を減速し、かつ当該回転とは逆方向の回転を出力可能な減速機２０と、ねじの頭部に係合するドライバビットが連結されるドライブ軸５を有する。 - 特許庁

A size in the random access unit and an upper limit of the random access unit length are set on the basis of an average bit rate in the random access unit in order to realize reverse reproduction by one data read processing and coding is carried out so that the size of the random access unit is a size of a coding picture buffer or below.例文帳に追加

1度のデータ読み込み処理で逆再生が実現できるように、ランダムアクセス単位における平均ビットレートに基づいて、ランダムアクセス単位のサイズ、およびランダムアクセス単位長の上限値を設定し、ランダムアクセス単位のサイズが符号化ピクチャ・バッファのサイズ以下となるように符号化する。 - 特許庁

Each of the five intervals has an unequal extent, image data to which a code having shorter bit length is assigned are generated as the gradation value has a wider interval (in other words, a gradation value, where the ratio of the number of pixels for each gradation value tends be larger in the image after the halftone processing).例文帳に追加

５つの区間は均等でない広さに区分されており、区間が広い階調値（換言すれば、ハーフトーン処理後の画像において階調値別の画素数の比率が大きくなりやすい階調値）ほどビット長の短い符号を割り当てた画像データを生成する。 - 特許庁

A decision is made whether development of bit map has ended at a predetermined timing or not and if it has not ended at the predetermined timing, resist rollers 12a, 12b are stopped using an electromagnetic clutch 68 and a stepping motor 51 is also stopped to stop carry rollers 37, 38 thus stopping carriage of the sheet P.例文帳に追加

所定のタイミングで、ビットマップ展開が終了しているか否かを判断し、終了していない時は電磁クラッチ６８を用いてレジストローラ１２ａ、１２ｂを停止させ、且つ、ステッピングモータ５１を停止させることにより、搬送ローラ３７，３８を停止させ、用紙Ｐの搬送を停止する。 - 特許庁

A number of times of rewriting recording region 13 recording the number of times of rewriting in a data storing region of a flash memory is provided, the number of data previously decided setting an address of data of high ('1') of 1 bit corresponding to one time of rewriting is stored in the number of times of rewriting recording region 13.例文帳に追加

フラッシュメモリのデータ格納領域中に書換え回数を記録する書換え回数記録領域13を設け、同書換え回数記録領域13に、書換え１回と対応させた１ビットのハイ（「１」）のデータをアドレス設定して予め定めたデータ数記憶しておく。 - 特許庁

The phase of transmission signal in which the crosstalk from the transmitting part becomes the worst is searched, and a signal is received with a receiving threshold at which the bit error rate of a received signal in the state of the worst phase is the smallest as an optimum threshold to thereby minimize an influence of the crosstalk from the transmitting part to the receiving part.例文帳に追加

送信部からの漏話が最悪となる送信信号の位相を求め、その最悪位相の状態で受信信号のビットエラー率が最も小さくなる受信閾値を最適閾値として信号を受信することにより、送信部から受信部に対する漏話の影響を最小化する。 - 特許庁

This device is provided with a shift register 160 for an arithmetic operation, which makes a shift register 180 for storing operation data an input, and an EXCLUSIVE-OR circuit 170 consisting of a logical product making an input register 140 for bit selection an input and an exclusive-OR making the output of the register 140 an input.例文帳に追加

演算データを格納するシフトレジスタ１８０を入力とする演算用のシフトレジスタ１６０と、ビット選択用の入力レジスタ１４０とを入力とする論理積とその出力を入力とする排他的論理和からなる排他的論理和回路１７０を備える。 - 特許庁

Meanwhile, when none of the transmission factor F inside each dense indent region inside a rough indent interval (dxs) is 0 or 1, mask-like data is developed in a bit map at a dense indent interval (dxf) inside the rough indent interval (dxs), and light intensity is calculated by the convolution integral.例文帳に追加

一方、疎刻み間隔ｄｘ_s内における各密刻み領域内の透過率Ｆが全て０又は全て１でない場合には、疎刻み間隔ｄｘ_s内を密刻み間隔ｄｘ_fでマスク形状のデータをビットマップに展開し、コンボリューション積分により光強度を算出する。 - 特許庁

There are a method surely transmitting an E-DPCCH at a fixed timing after the E-AGCH is decoded correctly and the method informing the upper section of the E-DPCCH of the OK/NG of the decision of the CRC of the E-AGCH by a mapping as the information of 1 bit as the feedback methods.例文帳に追加

フィードバックする方法としてはＥ−ＡＧＣＨを正しく復号できた後の所定のタイミングで必ずＥ−ＤＰＣＣＨを送信する方法と、Ｅ−ＡＧＣＨのＣＲＣ判定のＯＫ／ＮＧを１ｂｉｔの情報としてＥ−ＤＰＣＣＨ上にマッピングして通知する方法とがある。 - 特許庁

At least one of buttons made at the most outer periphery around the axis of rotation of the bit has a vertex bt formed to a line shape continuing in the peripheral direction of the axis of rotation, which is formed to an arc-shaped protruded button 6 having a triangular section shape in radial direction of the axis rotation.例文帳に追加

回転軸周りの最外周に設けられるボタンの少なくとも一つが、前記回転軸周りの周方向に連なる線状を成す頂部ｂｔを備え、前記回転軸の径方向断面形状が三角形とされる弧状突出ボタン６としてある。 - 特許庁

When the logical value is negative fed back through a frequency comparison loop F2, frequency of the clock signal can be brought close to the bit rate of the data signal D without requiring a reference clock signal and both wide capture range and extraction of a high quality clock signal can be realized.例文帳に追加

当該論理値を周波数比較ループＦ２により負帰還させることにより、参照クロック信号を必要とすることなくクロック信号の周波数をデータ信号Ｄのビット・レートに近づけることができ、広キャプチャ・レンジ化と高品質クロック信号の抽出とを実現することができる。 - 特許庁

In the method for performing antialiasing during scanning line rendering of a graphic object image, sub-pixel resolution coverage bit-masks(A-buffer) corresponding to the limited number of scanning lines is generated at a time in order to input image information and to perform the rendering of pixels from the inputted image information.例文帳に追加

グラフィックオブジェクト画像の走査線レンダリング中にアンチエイリアシングを行う方法であり、画像情報を入力して入力された画像情報からの画素をレンダリングするために、一度に限られた本数の走査線に対応する小画素解像度カバレッジビットマスク（Ａ−ｂｕｆｆｅｒ）を生成する。 - 特許庁

In a 2-bit predecoding system, the address comparison circuit 54 compares 4 bits of the defective predecoding signal PDRA with the 4 bits of the predecoding signal PRA, respectively, and collectively compares a row address signal RA with the defective row address signal DRA in a batch of the 2 bits.例文帳に追加

２ビットプレデコード方式の場合、アドレス比較回路５４はプレデコード信号ＰＲＡの４ビットと欠陥プレデコード信号ＰＤＲＡの４ビットとをそれぞれ比較することにより、行アドレス信号ＲＡと欠陥行アドレス信号ＤＲＡとを２ビットまとめて比較する。 - 特許庁

Furthermore, at least eight of a subroutine 14 for real number arithmetic operation, a subroutine 16 for integer division and a subroutine 18 for bit operation is arranged in the specified area 12 and the program is constituted so that it is branched to the arranged subroutines 14 to 18 at the instruction JM in the microcomputer.例文帳に追加

更にこのマイコンでは、少なくとも実数演算用サブルーチン１４と整数除算用サブルーチン１６とビット操作用サブルーチン１８の何れかが特定領域１２に配置され、その配置されているサブルーチン１４〜１８へ上記命令ＪＭで分岐するようプログラムが構成されている。 - 特許庁

A distributing receiving circuit having input register (410) for storing the primary and secondary data characters received, an output registers (425) storing a primary data character and secondary data register (430) storing a secondary data character, and distributing data characters to an output register and secondary data register according to mark instruction bit. 例文帳に追加

受信した一次・二次データキャラクタを格納するための入力レジスタ(410)と、一次データキャラクタを格納する出力レジスタ(425)と、二次データキャラクタを格納する二次データレジスタ(430)と、……マーク指示ビットに応じて出力レジスタ、二次データレジスタにデータキャラクタを分配する分配受信回路。 - 特許庁

A pilot signal generated within the outdoor receiving amplifier 3 is decoded in a wireless section 11 to calculate RSCP(Received Signal Code Power) and BER(Bit Error Rate), and the feeder loss and NF are calculated by the detection section 12 based on the RSCP and BER within a wireless base stations system 5.例文帳に追加

屋外受信増幅器３内で生成されるパイロット信号を無線基地局装置５内の無線部１１で復調してＲＳＣＰ値及びＢＥＲ値を算出し、検出部１２でそのＲＳＣＰ値及びＢＥＲ値からフィーダ損失及びＮＦ値を算出する。 - 特許庁

Further, the user combines an optical channel selector, a digital communication analyzer and an optical spectrum analyzer to conduct parametric test by changing a plurality of testing objects, while combining tree couplers to synchronously make multiport transmission of measured signals on a standard sample for the testing objects, and then measuring bit error rate.例文帳に追加

更に、光チャネルセレクタとデジタル通信アナライザおよび光スペクトラムアナライザを組み合わせ、テストされる複数の製品を切り替えてパラメトリック検査し、またツリーカプラを組み合わせ、標準サンプルの測定信号をテストされる製品に同期的にマルチポート送信し、更にビットエラーレートを測定する。 - 特許庁

When a control signal ENN reaches a high level under the condition that bit lines (BL, BLZ) and the input terminals (SA, SAZ) of an amplifier circuit are connected by a CMOS switch circuit, the amplifier circuit starts amplifying the readout signal, and the amplified signal is stored.例文帳に追加

ビット線（ＢＬ，ＢＬＺ）と増幅回路の入力端子（ＳＡ，ＳＡＺ）とがＣＭＯＳスイッチ回路によって接続された状態で制御信号ＥＮＮがハイレベルになると、増幅回路において読み出し信号の増幅が開始されるとともに、その増幅された信号が保持される。 - 特許庁

To realize a multilevel voltage signal bus interface circuit, with which bus width (number of signal lines) is reduced by converting n-bit parallel data to the multilevel voltage signals of 2-squared stages and supplying them to a bus, with a simple configuration, and to surely switch inputting/outputting to the bus.例文帳に追加

ｎビットパラレルデータを２のｎ乗段階の多値電圧信号に変換してバスに供給することでバス幅（信号線数）を低減する多値電圧信号バスインタフェース回路を簡易な構成で実現するとともに、バスに対する入出力の切替を確実に行なえるようにする。 - 特許庁

The device 14 divides a multiplexing signal, performs termination processing of the CLTS, identifies and divides a bit necessary to supervisory control between the devices 11 and 14, further reconstructs the CLTS that is subjected to termination processing and generates a signal from the user set device.例文帳に追加

多重化装置１４では多重化信号を分離し、ＣＬＴＳを終端処理し、多重化装置１１と１４との間の監視制御に必要なビットを識別分離し、更に、終端処理されたＣＬＴＳを再構築してユーザ設定装置からの信号を生成する。 - 特許庁

Then the utility UT acquires font data (bit map data) of respective characteristics from a font file FF based upon character codes included in the acquired character string data and uses the font data to generate image data (wording resource) wherein specified wording is rendered in a specified display color to a specified display size.例文帳に追加

その後、ユーティリティＵＴは、取得した文字列データに含まれる文字コードに基づいて、フォントファイルＦＦから各文字のフォントデータ（ビットマップデータ）を取得し、さらに、このフォントデータを用いて、指定された文言を指定された表示色や表示サイズで描画した画像データ（文言リソース）を生成する。 - 特許庁

Bit lines 11 that have equal width and are parallel and tungsten wires 12A, 12B are positioned at even intervals at the portion of a through hole 14, and a set of adjacent tungsten wires 12A, 12B drive the through hole 14 for connection with other wiring layers at a position sandwiched by the tungsten wires 12A, 12B.例文帳に追加

スルーホール１４の部分で、等幅で平行なビット線１１とタングステン配線１２Ａ，１２Ｂとを等間隔に位置させ、かつ一組の隣接するタングステン配線１２Ａ，１２Ｂが他の配線層との接続用のスルーホール１４をタングステン配線１２Ａ，１２Ｂに挟まれた位置に打ち込む。 - 特許庁

Devices having the disks of zone bit recording(ZBR) system are used for disk storage devices 12-1 to 12-5, a storage area for data to be originally stored is arranged on the outer peripheral side of disk and a storage area on a disk for redundant data is arranged on the inner peripheral side of disk than the storage area for such data.例文帳に追加

ディスク記憶装置１２−１〜１２−５にゾーン・ビット・レコーディング方式のディスクを有するものを使用し、本来記憶すべきデータの記憶領域をディスクの外周側、冗長データのディスクにおける記憶領域をそのデータの記憶領域よりディスクの内周側に配置する。 - 特許庁

Herein, although in the encode table ET an encode value and a gradation value are stored in pairs or in units of block numbers, data capacity thereof is previously reduced up to a capacity less than data capacity in response to a product of an encode value less than the maximum value which 5 bit encode value can take and the number of blocks.例文帳に追加

このうち、エンコードテーブルＥＴには、ブロック番号毎に、エンコード値と階調値とが対応付けて記憶されているが、そのデータ容量は、５ビットのエンコード値が取り得る値の最大値未満のエンコード値とブロックの数との積に応じたデータ容量以下の容量にまで予め削減されている。 - 特許庁

A transmission series candidate narrowing-down circuit 2 generates a conversion reception series, narrows down conversion transmission series candidates and calculates a likelihood metric, and puts the conversion transmission series candidates back into transmission series candidates so that processes by an estimated code bit calculation circuit 3 can be efficiently implemented.例文帳に追加

送信系列候補絞込み回路２では、推定符号ビット計算回路３での処理が効率良く実施できるように、変換受信系列を生成し、変換送信系列候補の絞込みと尤度メトリックの計算を行い、変換送信系列候補から送信系列候補へ戻す。 - 特許庁

Engaging members 2 and 2 installed to be axially movable in an oblong hole 1a provided in a tool holder 1 and engaged with a bit groove to inhibit its pulling-out are displaced in the diameter direction of the tool holder 1 in their retreated positions, and the fit is loaded without operating a tool sleeve 5.例文帳に追加

ツールホルダ１に設けられた長孔１ａ内に軸方向移動可能に設置され、ビット２０の溝２０ａに係合してこれを抜け不能にする係合部材２、２が、その後退位置においてツールホルダ１の径方向に変位して、ツールスリーブ５の操作無しにビット２０を装着する。 - 特許庁

The word line 2 and the bit line 3 are electrically connected with each other via the polysilicon diode PD, and the channel silicon films 8a, 8b, and a total film thickness of the channel silicon films 8a, 8b in a direction orthogonal to the internal wall is defined as a film thickness capable of depleting the channel silicon films 8a, 8b.例文帳に追加

ワード線２とビット線３とはポリシリコンダイオードＰＤ、チャネルシリコン膜８ａおよび８ｂを介して電気的に接続し、前記内壁に垂直な方向におけるチャネルシリコン膜８ａ、８ｂの合計の膜厚は、チャネルシリコン膜８ａ、８ｂを空乏化することができる膜厚とする。 - 特許庁

A transmitter includes a plurality of encoders configured to receive source bit streams from (m) information sources, each of the plurality of encoders including identical (n, k) low-density parity check (LDPC) codes of code rate r=k/n, where (k) is a number of information bits and (n) is codeword length.例文帳に追加

送信機は、ｍ個の情報源からソースビットストリームを受信するように構成された複数の符号化器を含み、複数の符号化器のそれぞれは、ｋが情報ビットの数、ｎが符号語長であるとして、符号化率ｒ＝ｋ／ｎの同一の（ｎ，ｋ）低密度パリティチェック（ＬＤＰＣ）符号を含む。 - 特許庁

In operation processing of an image accumulation control part which a digital copying machine has, a data bus switching bit is set to 1 (S502) after setting an erase starting point address, an end point address of an erase starting point address register, an erase end point address register (S501), and data on a register for substitute data is selected.例文帳に追加

ディジタル複写機が備える画像蓄積制御部の動作処理では、消去始点アドレスレジスタ、消去終点アドレスレジスタの消去始点アドレス、終点アドレスを設定（Ｓ５０１）した後、データパス切り替えビットを１に設定（Ｓ５０２）し、置き換えデータ用レジスタのデータを選択する。 - 特許庁

Modulation and demodulation processing parts 13 and 23 detect the burst period of small amplitude in a signal mutually transmitted between an OCU 1a and DSU 6, make 1-bit binary data correspond to a sine wave of a two-wavelength, to be superimposed on the small amplitude burst period in each burst cycle.例文帳に追加

変復調処理部１３、２３では、ＯＣＵ１ａとＤＳＵ６との間で相互伝送される信号うちの小振幅のバースト期間を検出し、バースト一周期毎に１ビットの二値データを二波長の正弦波に対応させ小振幅バースト期間に重畳する。 - 特許庁

The matching rate specific to each quality of service is determined on the basis of a first parameter (E_q) representative of the ratio Eb/I of the average energy of a bit to the average energy of the interference, and on the basis of a second parameter (P_q) representative of the maximum puncture rate specific to the quality of service considered.例文帳に追加

各サービスの質に特定的なマッチングレートは、干渉の平均エネルギに対する１ビットの平均エネルギの比Ｅｂ／Ｉを表わす第１のパラメータ（Ｅ_q）および、該当のサービスの質に特定的な最大パンクチャレートを表わす第２のパラメータ（Ｐ_q）に基づいて判定される。 - 特許庁

A whole control part 19 predicts the amount of generated codes on the basis of a preencoded result by preencoding parts 16 to 18 with encoded streams for N pictures in respective encoding parts 10 to 12 as a unit and determines an output bit rate for distributing the amount to the respective encoding parts 10 to 12.例文帳に追加

全体制御部１９は，各符号化部１０〜１２におけるＮピクチャ分の符号化ストリームを単位として，事前符号化部１６〜１８による事前符号化結果をもとに発生符号量を予測し，各符号化部１０〜１２に配分する出力ビットレートを決定する。 - 特許庁

Furthermore, a plurality of switching layers 14 formed on the surface of the P+ type Si layer 12, electrically connected to corresponding bit lines, and switching between an ON state and an OFF state, and a potential-fixing line 19A for fixing the P+ type Si layer 12A at a predetermined potential are formed.例文帳に追加

また、Ｐ＋型Ｓｉ層１２Ａの表面に形成され、対応するビット線に電気的に接続されるとともに、ＯＮ状態とＯＦＦ状態の間でスイッチングする複数のスイッチング層１４と、Ｐ＋型Ｓｉ層１２Ａを所定の電位に固定する電位固定線１９Ａが形成されている。 - 特許庁

In recording media including a prepit recording area and an MO recording area, data modulation systems are selected so that a recording and a reproducing are possible by using channel bit clocks having the same frequency and also the recording density in the MO area is higher than that in the prepit area.例文帳に追加

プリピット記録領域とＭＯ記録領域とを含んだ記録メディアにおいて、同一周波数のチャンネル・ビット・クロックを用いて記録・再生が可能で、且つ、プリピット領域よりもＭＯ領域の方の記録密度が高くなるように、データ変調方式を選択するようにした。 - 特許庁