「Gate」に関連した英語例文の一覧と使い方(856ページ目) - Weblio英語例文検索

This tri-state buffer circuit has only connection of one inverter at a position from a signal input node receiving an input signal to the gate of a MOS transistor(TR) driven by the input signal and a load when viewed from the signal input node is a load by three MOS TRs that is less than one MOS TR in comparison with a conventional tri-state buffer circuit.例文帳に追加

本発明に係るトライステートバッファ回路は、入力信号が入力される信号入力ノードから、入力信号により駆動されるＭＯＳトランジスタのゲートまでの間に、インバータ１個だけしか接続されておらず、信号入力ノードからみた負荷は、従来のトライステートバッファ回路と比較してＭＯＳトランジスタ１個分の負荷を軽減したＭＯＳトランジスタ３個分の負荷である。 - 特許庁

Then, by detecting the discontinuity of the current flowing to the smoothing choke coil at the time of the light load, and feeding the detected control signals to gate electrodes of the synchronous rectifying field effect transistors 34, 35, the synchronous rectifying field effect transistors 24, 25 are made non-conductive, thus switching the synchronous rectifying operation during that time to a synchronous rectifying operation conducted by a contained diode.例文帳に追加

そして、軽負荷時に平滑チョークコイルに流れる電流の不連続性を検出してこの検出した制御信号を上記同期整流制御用電界効果トランジスタ３４、３５のゲート電極に供給することにより、同期整流用電界効果トランジスタ２４，２５を非導通として、その間の同期整流動作を内蔵ダイオードによる同期整流動作に切り換える。 - 特許庁

This CMOS inverter circuit comprising a PMOS transistor 11, an NMOS transistor 12, etc., is provided with an NMOS transistor 13 connected to the NMOS transistor 12 to increase a source voltage of the NMOS transistor 12, and a DC offset detecting means for detecting a DC offset and applying voltage adjusted so as to reduce the DC offset to the gate of the NMOS transistor 13.例文帳に追加

ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２等から成るＣＭＯＳインバータ回路において、ＮＭＯＳトランジスタ１２のソース電圧を上げるためにＮＭＯＳトランジスタ１２に接続されるＮＭＯＳトランジスタ１３と、ＤＣオフセットを検出してＮＭＯＳトランジスタ１３のゲートにＤＣオフセットを削減するように調整された電圧を印加するＤＣオフセット検出手段とを備える。 - 特許庁

To provide an automatic ticket vending machine and an automatic ticket gate collecting customers for an event and increasing the use frequency of a transportation by providing a guide and services of the transportation to a user having an event ticket in the transportation allowing the user to enter a station premise by purchasing a ticket using the automatic ticket vending machine and to use a train and the like.例文帳に追加

自動券売機を利用して有料乗車券を購入した上で駅構内に入場して電車等を利用する交通機関において、イベント入場券を有する利用者へ交通機関の案内とサービスを提供することにより、イベントの集客と共に、交通機関の利用頻度を高めることができる自動券売機、及び自動改札装置を提供する。 - 特許庁

In a flux gate sensor comprising a thin film magnetic element 1 and a detection coil disposed around or neighboring the thin film magnetic element, and a wiring 2 for supplying current to the thin film magnetic element 1 in a predetermined direction, uniaxial magnetic anisotropy is induced to the thin film magnetic element 1 in a direction oblique to a direction perpendicular to an electrifying direction I of the element.例文帳に追加

薄膜磁性体素子１と、薄膜磁性体素子の周囲または近傍に配された検出コイルと、薄膜磁性体素子１に対して所定の方向に通電するための配線２とを備えるフラックスゲートセンサにおいて、薄膜磁性体素子１は、一軸磁気異方性が、素子の通電方向Ｉに対し直角方向から傾斜した方向に付与されている。 - 特許庁

By forming a channel dope or gate oxide film 10 with a sidewall formed on the lateral side of an Si thin film layer 3 and a sidewall 700 formed at its upper end as a mask, deformation of the Si thin film and flow out of channel dope ion are prevented to facilitate accurate forming of the Si thin film and the oxide film to provide the SOI transistor of stable characteristic.例文帳に追加

Ｓｉ薄膜層３の側面に形成したサイドウォール８００と上端部に形成したサイドウォール７００をマスクとしてチャネルドープおよびゲート酸化膜１０の形成を行うことにより、Ｓｉ薄膜の変形やチャネルドープイオンの流出を防ぎ、Ｓｉ薄膜や酸化膜の正確な形成を容易にし、安定した特性のＳＯＩトランジスタを提供することができる。 - 特許庁

This nonvolatile semiconductor storage device is equipped with: a semiconductor area; a cell transistor formed in the semiconductor area and provided with first and second diffusion layers, a charge accumulating layer and a control gate electrode; a bit line connected to the first diffusion layer; a source line connected to the second diffusion layer; and a control circuit for controlling the semiconductor area, bit line and source line.例文帳に追加

本発明の例に係る不揮発性半導体記憶装置は、半導体領域と、半導体領域内に形成され、第１及び第２拡散層、電荷蓄積層及びコントロールゲート電極を有するセルトランジスタと、第１拡散層に接続されるビット線と、第２拡散層に接続されるソース線と、半導体領域、ビット線、及び、ソース線を制御する制御回路とを備える。 - 特許庁

A MOS transistor constituting the CMOS integrated circuit is provided with an impedance imparting means for imparting high impedance to a back gate B of the MOS transistor, and a switch which is driven by a power source of the CMOS integrated circuit and performs switching operation so as to turn the high impedance imparted by the impedance imparting means into low impedance when the CMOS integrated circuit is used.例文帳に追加

ＣＭＯＳ集積回路を構成するＭＯＳトランジスタに対し、前記ＭＯＳトランジスタのバックゲートＢに対し高いインピーダンスを付与するインピーダンス付与手段と、前記ＣＭＯＳ集積回路の電源で駆動され、前記ＣＭＯＳ集積回路の使用時において前記インピーダンス付与手段が付与する高インピーダンスを低インピーダンス化するように切換動作を行うスイッチとを備えている。 - 特許庁

A method comprises the steps of forming a gate oxide film and an amorphous silicon layer on a semiconductor substrate, changing an amorphous silicon layer into a first polysilicon layer with large grain by carrying out an SPG process, forming a nitride film on a first polysilicon layer, and forming a second polysilicon layer for floating gates by carrying out an element segregation process and a nitride film elimination process.例文帳に追加

半導体基板上にゲート酸化膜及び非晶質シリコン層を形成する段階と、ＳＰＧ工程を行って非晶質シリコン層をグレインの大きい第１ポリシリコン層にする段階と、第１ポリシリコン層上に窒化膜を形成する段階と、素子隔離工程及び窒化膜除去工程を行い、フローティングゲート用第２ポリシリコン層を形成する段階とを含む。 - 特許庁

In the device 100, sidewalls 122 for a SAC, which is constituted of a silicon nitride film, are respectively formed on the side parts of a gate electrode 116 of the MOSFET 110 and a diffusion inhibition film 126 for to inhibit hydrogen or nitrogen contained in the sidewalls 122 from diffusing to the side of the substrate 102 is formed between the sidewalls 122 and the substrate 102.例文帳に追加

半導体装置１００において，ＭＯＳＦＥＴ１１０のゲート電極１１６側部には，窒化シリコンから構成されるＳＡＣのためのサイドウォール１２２が形成されており，サイドウォール１２２とシリコン基板１０２との間には，サイドウォール１２２に含まれる水素や窒素のシリコン基板１０２側への拡散を抑止する拡散抑止膜１２６が形成されている。 - 特許庁

This detection device has a field effect transistor having a substrate, a source electrode and a drain electrode arranged on the substrate, a channel including an ultrafine fiber body (for example, a carbon nanotube) for connecting electrically the source electrode to the drain electrode, and a gate electrode for controlling a current flowing in the channel; and an anti-insulin antibody bonded to the field effect transistor.例文帳に追加

検出装置は、基板、前記基板上に配置されたソース電極およびドレイン電極、前記ソース電極とドレイン電極とを電気的に接続する超微細繊維体（例えばカーボンナノチューブ）を含むチャネル、ならびに前記チャネルを流れる電流を制御するゲート電極を有する電界効果トランジスタと、前記電界効果トランジスタに結合された抗インスリン抗体と、を有する。 - 特許庁

Without having to provide the diode element utilizing junction capacitance, the maximum oscillation frequency can be markedly improved from several GHz band to tens of GHz band, by using bulk VS. inter-drain capacitance 10 and 12 and bulk VS. inter-gate capacitances 11 and 13 by the bulk potential control voltage of first and second MOS transistors 1 and 2 inputted from input terminals 7 and 8.例文帳に追加

接合容量を利用したダイオード素子を具備することなく、入力端子７，８から入力される第１及び第２のＭＯＳトランジスタ１，２のバルク電位制御電圧により、バルク対ドレイン間容量１０，１２と、バルク対ゲート間容量１１，１３とを使用することで、最大発振周波数を数ＧＨｚ帯から数十ＧＨｚ帯に大幅に向上することができる。 - 特許庁

In a nonvolatile semiconductor storage device consisting of a nonvolatile memory having a gate insulating trap film, an interlayer insulating film 108 is formed on a memory cell and then a first opening 120 reaching a bit line 103, and a second opening 121 reaching a dummy word line 105 contiguous to the first opening 120 are formed simultaneously in the interlayer insulating film 108.例文帳に追加

トラップ性のゲート絶縁膜を有する不揮発性メモリからなる不揮発性半導体記憶装置において、メモリセル上に層間絶縁膜１０８を形成した後、層間絶縁膜１０８に、ビット線１０３に到達する第１の開口部１２０、及び第１の開口部１２０に隣接するダミーワード線１０５に到達する第２の開口部１２１を同時に形成する。 - 特許庁

The electron emission element being operated by applying voltage between electrodes is provided with an electron gun which is formed at a fixed pitch on the surface of an aluminum substrate as a lower electrode and is made of a columnar body of alumina having a sharp pattern shape as a pointed head shape, an insulation partition formed to surround the electron gun, and a gate electrode formed above the insulation partition.例文帳に追加

下部電極であるアルミニウム基材表面に一定ピッチで形成された、先端形状が尖鋭型形状を有するアルミナの柱状体からなる電子銃と、該電子銃を囲むように形成された絶縁隔壁、および該絶縁隔壁上部に形成されたゲート電極からなり、電極間に電圧を印加することにより作動させることを特徴とする電子放出素子。 - 特許庁

This blooming stopper 170 secures a region as a readout gate, where signal charges flow from the photosensor 13 to the vertical CCD transfer register 12 in a region above the blooming stopper 170, and stops signal charges overflowed at the deep part of the N layer 131 of the photosensor 13 from leaking to the side of the vertical CCD transfer register 12 in the area blow it.例文帳に追加

このようなブルーミングストッパ部１７０により、その上層領域では、フォトセンサ１３から垂直ＣＣＤ転送レジスタ１２に信号電荷が流れる読み出しゲート部としての領域を確保するとともに、その下層領域においてはフォトセンサ１３のＮ層１３１の深部で溢れた信号電荷が垂直ＣＣＤ転送レジスタ１２側に漏洩するのを阻止する。 - 特許庁

In the method of manufacturing the semiconductor device 100 including a vertical MOS transistor 50 of a trench gate structure, at least impurities are implanted into an implantation region corresponding to n wells 21 forming a channel at not less than a critical implantation quantity in which the implantation region can become a complete amorphous state, thereby forming an amorphous region 20 in a complete amorphous state.例文帳に追加

トレンチゲート構造の縦型ＭＯＳトランジスタ５０を含む半導体装置１００の製造方法であって、チャネルが構成されるＮウェル２１に対応する注入領域に、少なくとも不純物を、注入領域が完全に非晶質状態となる臨界注入量以上にイオン注入して、完全に非晶質化された非晶質領域２０を形成する。 - 特許庁

In an output buffer circuit provided with a tolerant circuit the tolerant circuit is connected between an output PMOS transistor (TR) for an output buffer cell and a signal output node PI to be applied to the PMOS TR 52, a pull-up resistor 60 is connected to the gate of the PMOS TR 52 and the PMOS TR 52 is turned off at the time of terminal floating.例文帳に追加

トレラント回路を備えた出力バッファ回路において、出力用バッファセルの出力用ＰＭＯＳトランジスタ５２とこの出力用ＰＭＯＳトランジスタに与える信号出力ノードＰＩとの間に、トレラント回路が設けられるとともに、前記出力用ＰＭＯＳトランジスタ５２のゲートにプルアップ抵抗６０を接続し、端子フローティング時に前記出力用ＰＭＯＳトランジスタ５２をオフする。 - 特許庁

An insulating film that can cope with the further reduction of the width of future TFTs, can get a sufficient insulating property and flatness even when the thickness of the film is reduced, and is typically used as an interlayer insulating film, or gate insulating film can be obtained by nitriding an applied film using a siloxane-based polymer (SiO_x film containing an alkyl group) with plasma.例文帳に追加

本発明は、シロキサン系ポリマーを用いた塗布膜（アルキル基を含むＳｉＯｘ膜）にプラズマ窒化処理を行うことによって、今後のＴＦＴにおけるさらなる微細化に対応可能な絶縁膜、且つ、膜厚を薄くしても十分な絶縁性および平坦性を有する絶縁膜を得ることができ、代表的には層間絶縁膜やゲート絶縁膜に用いる。 - 特許庁

The gate switch is equipped with an etalon 11 which has a dielectric crystal having a cubic structure and a quadratic electro-optic effect, two transparent electrodes placed nearly parallel to each other, and dielectric multilayer mirrors arranged on the respective transparent electrodes, and an etalon 12 which has a temperature characteristic identical to that of the etalon 11, wherein the etalon 11 and the etalon 12 are disposed in tandem with each other.例文帳に追加

立方晶構造かつ２次の電気光学効果を有する誘電体結晶と、互いに略平行に配置された２つの透明電極と、該透明電極のそれぞれに設けられた誘電体多層膜ミラーとを有するエタロン１１と、エタロン１１と温度特性が同一であるエタロン１２とを備え、エタロン１１とエタロン１２とはタンデムに配置されている。 - 特許庁

Since the call is reported by the reporting part 14 provided in the terminal 10 when a called person passes a gate facility 40, in comparison with calling by broadcasting utilizing a conventional broadcasting facility, there are merits that the call is accurately reported to the called person and uncomfortable feelings due to broadcasting for calling are not imparted to the called person.例文帳に追加

呼出対象者がゲート設備４０を通過する際に端末１０が具備する報知部１４によって呼出を報知するので、従来の放送設備を利用した放送による呼出に比較して、呼出対象者に的確に呼出を報知することができるとともに、呼出放送によって呼出対象者に不快感を与えることが無くなるという利点がある。 - 特許庁

The ignition operation of engine is stopped by connecting a serial circuit of a diode 20 and an oil level detecting switch 11 to the gate cathode of a thyristor 3 which discharges an electric load of ignition condenser 2 on the primary coil of an ignition coil 1 and bypassing the ignition signal Si from the thyristor 3 through diode 20 and switch 11 when oil level detecting switch is turned to on condition.例文帳に追加

点火用コンデンサ２の電荷を点火コイル１の一次側コイルに放電させるサイリスタ３のゲートカソード間にダイオード２０とオイルレベル検出スイッチ１１との直列回路を接続し、オイルレベルの低下によりオイルレベル検出スイッチ１１がオン状態になったときに、点火信号Ｓi をダイオード２０とスイッチ１１とを通してサイリスタ３から側路することにより、機関の点火動作を停止させる。 - 特許庁

A pixel driving part PX of a liquid crystal display device includes a memory circuit having a transistor T1 having its gate connected to a signal line 20 and first and second holding capacitors which are charged to positive and negative source voltages to hold the data signal as analog driving voltages with the positive polarity and negative polarity and connected to the source and drain of the transitor T1, respectively.例文帳に追加

液晶表示装置の画素駆動部ＰＸは信号線２０にゲートを接続したトランジスタＴ１、並びにデータ信号を正極性および負極性のアナログ駆動電圧として保持するために正および負の電源電圧にチャージしてトランジスタＴ１のソースおよびドレインにそれぞれ接続される第１および第２の保持容量Ｃ１，Ｃ２を持つメモリ回路を含む。 - 特許庁

The electrode surfaces of an emitter electrode 20 and a gate electrode 30 disposed opposite to each other on an electrode support insulation film 10 are made like a steeple, and the lower sides of the electrode surfaces are made exposed by a recessed part 10a formed in the electrode support insulation film 10, whereby a further strong concentration of an electric field is caused in the electrode surface of the emitter electrode 20.例文帳に追加

電極支持用絶縁膜１０上に対向するように配置されるエミッタ電極２０及びゲート電極３０の電極面を尖鋭状とし、さらにこれら電極面の下方を電極支持用絶縁膜１０に形成される凹部１０ａによって露出させるようにし、エミッタ電極２０の電極面にさらに強い電界集中を生じさせるようにする。 - 特許庁

The transistor has a source electrode and a drain electrode, an oxide semiconductor film which is in contact, at least, with the upper surface of the source electrode and drain electrode, and a gate insulating film which is in contact, at least, with the upper surface of the oxide semiconductor film, and is provided at the mesh of a mesh-like conductive film when viewed from the upper surface.例文帳に追加

ビット線、ワード線、トランジスタおよびキャパシタからなる半導体記憶装置であり、トランジスタは、ソース電極およびドレイン電極と、少なくともソース電極およびドレイン電極の上面と接する酸化物半導体膜と、少なくとも酸化物半導体膜の上面と接するゲート絶縁膜とを有し、上面から見て網状の導電膜の網の目の部分に設けられる。 - 特許庁

A gate type RFID reader 7 installed at a library exit reads in the ID information about a book 2 carried out by the user and collates it with the ID information sent from the RFID-reader-mounted lending portable terminal 11 to prevent a book 2 without borrowing record registration in the RFID-reader-mounted lending portable terminal 11 from being carried out.例文帳に追加

また、図書館出口に設けられたゲート式ＲＦＩＤリーダ７が利用者が持ち出す図書２のＩＤ情報を読み込んで、ＲＦＩＤリーダ付貸出用携帯端末１１から送信されてきたＩＤ情報と照合して、ＲＦＩＤリーダ付貸出用携帯端末１１に借用記録として登録されていない図書２が外部に持ち出されることを防止する。 - 特許庁

A silicon nitride film 110 is formed on both sidewalls of a silicon nitride film 106 as a sidewall in a PMOS region 100p and in an NMOS region 100n (a primary stress liner film), and a silicon nitride film 112 is formed in the NMOS region 100n such that it covers a full silicide gate electrode 103 and silicon nitride films 106 and 110 (a secondary stress liner film).例文帳に追加

シリコン窒化膜１１０は、ＰＭＯＳ領域１００ｐおよびＮＭＯＳ領域１００ｎにおいて、サイドウォールとしてのシリコン窒化膜１０６の両側壁に形成され（第１のストレスライナー膜）、シリコン窒化膜１１２は、ＮＭＯＳ領域１００ｎにおいて、フルシリサイドゲート電極１０３およびシリコン窒化膜１０６，１１０を覆うように形成される（第２のストレスライナー膜）。 - 特許庁

The system comprises a chamber 110 having a processing part for plasma vacuum processing, a moving means 111 which moves horizontally between the chamber and a subchamber 140 arranged horizontally to it via a gate valve 141 to move workpieces, and a holder 141 which is arranged in the subchamber and can store the workpieces in two stages and move vertically.例文帳に追加

プラズマ真空処理するための処理部を有するチャンバ１１０と、前記チャンバに対し水平方向にゲートバルブ１０１を介して配設されたサブチャンバ１４０との間で水平方向に移動して処理対象を移動させる移動手段１１１と、前記サブチャンバ内に配設されており、前記処理対象を２段に収納可能で、垂直方向に移動可能なホルダ１４１とを備える。 - 特許庁

To provide a matrix array substrate which is used for a plane display device, etc., includes contact holes integrally penetrating gate insulating films and interlayer insulating films and patterns for forming auxiliary capacitors(Cs) to be superposed on scanning lines 11 and is capable of preventing the shorting between pixel electrodes 52 and the scanning line 11 and between the pixel electrodes 52 and preventing the fluctuation in the auxiliary capacitors.例文帳に追加

平面表示装置等に用いられるマトリクスアレイ基板であって、ゲート絶縁膜及び層間絶縁膜を一括して貫くコンタクトホールと、走査線１１に重ねられる補助容量（Ｃｓ）形成用パターンとを含むものにおいて、画素電極５２と走査線１１との間や画素電極５２間における短絡を防止でき、かつ、補助容量の変動を防止できるものを提供する。 - 特許庁

The device executes signal transfer between drive and sense circuits through the drive and sense electrodes by a capacitive means, and permits a high-voltage device, such as IGBT, to be driven without the use of a high-voltage transistor, thereby eliminating the need of using an expensive fabrication process such as SOI when manufacturing a high-voltage gate drive circuit and an IC.例文帳に追加

装置は、駆動回路と感知回路との間の信号の転送を、駆動電極および感知電極を介して容量性手段によって行い、かつＩＧＢＴなどの高電圧装置を高電圧トランジスタを使用せずに駆動することが可能にされ、これにより高電圧ゲート駆動回路及びＩＣを製造する場合、ＳＯＩなどの高価な製造工程を使用する必要がなくなる。 - 特許庁

Embodiments include an apparatus including a buffer layer 16, a group III-V layer 18 over the buffer layer 16, a source contact 20 and a drain contact 22 on the group III-V layer 18, a regrown Schottky layer 10 over the group III-V layer and between the source contact 20 and the drain contact 22, and a gate contact 24 on the regrown Schottky layer 10.例文帳に追加

バッファ層１６と、バッファ層１６上のＩＩＩ−Ｖ族層１８と、ＩＩＩ−Ｖ族層１８上のソース接点２０およびドレイン接点２２と、ＩＩＩ−Ｖ族層１８上で、ソース接点２０およびドレイン接点２２間の再成長ショットキー層１０と、成長ショットキー層１０上のゲート接点２４、を備える装置、および装置を用いたシステムを含む。 - 特許庁

In a power generation mode where a generator-motor 6 generates power and a diode element 4 rectifies it, a synchronous commutation gate signal generating circuit 12 detects conductive ones out of diode elements 4, based on the output signal of a current sensor 11 loaded in the AC power line of the generator-motor 6, and turns on a switching element 3 connected in parallel with the diode element 4.例文帳に追加

発電電動機６で発電しダイオード素子４で整流する発電モードにおいて、発電電動機６の交流電力線に装荷した電流センサ１１の出力信号に基づいて、同期整流ゲート信号発生回路１２により、ダイオード素子４のうち導通状態にあるものを検出して、そのダイオード素子４に並列接続されたスイッチング素子３をオンさせる。 - 特許庁

The semiconductor film 221 comprises: a first conduction type region 111 composed of part of the laminated film on a gate insulation film 105; a second conduction type region 112 composed of the second semiconductor thin film 107 on a connection region 120 of a second conduction type shallow well region 104; and a non impurity introducing region 117 composed of the layered film placed between them.例文帳に追加

この半導体膜２２１は、ゲート絶縁膜１０５上の上記積層膜の一部からなる第１導電型領域１１１と、第２導電型の浅いウェル領域１０４の接続領域１２０上の第２の半導体薄膜１０７からなる第２導電型領域１１２と、それらの間に位置する上記積層膜からなる非不純物導入領域１１７とからなる。 - 特許庁

A semiconductor device 100 is of a BiCMOS type in which in PMOS and NMOS regions 18 and 20, as in prior art BiCMOS semiconductor device, a P+-region 48 (source/drain region), an N+-region 44 (source/drain region) and a gate electrode 40 are silicided in their surface layers, for example, as a silicide layer 70.例文帳に追加

本半導体装置１００は、ＢｉＣＭＯＳ半導体装置であって、ＰＭＯＳ領域１８及びＮＭＯＳ領域２０では、従来のＢｉＣＭＯＳ半導体装置と同様に、Ｐ^+ 領域４８（ソース／ドレイン領域）、Ｎ^+ 領域４４（ソース／ドレイン領域）及びゲート電極４０の表層がシリサイド化され、例えばＣｏＳｉからなるシリサイド層７０が形成されている。 - 特許庁

A base electrode 22 which is in contact with the electron emitting substance is formed beneath the alumina substrate 20, while on the upper face is a gate electrode 26, that causes field concentration to the electron-emitting substance with a voltage applied on the base electrode 22 and electron emission from the electron-emitting substance toward the fluorescent layer 42, in an insulated state with respect to the electron emitting substance.例文帳に追加

アルミナ基板の下面には電子放出物質に接触した基準電極２２が形成され、上面には、基準電極との間に印加された電圧により電子放出物質に電界集中を発生させ、電子放出物質から蛍光体層に向けて電子を放出させるゲート電極２６が、電子放出物質に対して絶縁状態で形成されている。 - 特許庁

A clock can be collected from a burst mode signal having a specific frequency by using one device which is similar to American patents No.5, 237, and 290 except that a delay line used in each oscillator with a gate is selected in a controllable state so that oscillators with gates can provide clock signals having multiple frequencies.例文帳に追加

各ゲート付き発振器内で用いられている遅延ラインがそれらゲート付き発振器がそれぞれ複数の周波数でクロック信号を提供することができるように制御可能に選択されることを除いては米国特許Ｎｏ．５，２３７，２９０と同様のひとつの装置を用いて、所定の周波数を有するバースト・モード信号からクロックを回収することができる。 - 特許庁

The power-gating technique for the integrated circuit device having the Sleep Mode of operation comprises providing an output stage (224) coupled between a supply voltage source and a reference voltage source and driving a gate terminal of at least one element of the output stage to a level above that of the supply voltage source or below that of the reference voltage source in the Sleep Mode of operation.例文帳に追加

スリープモード動作を有する集積回路装置のためのパワーゲーティング技術であって、供給電圧源と基準電圧源との間に結合される出力段（２２４）を設けることと、スリープモード動作において、出力段の少なくとも１つの素子のゲート端子を、前記供給電圧源のレベルよりも上の、または基準電圧源のレベルよりも下のレベルに駆動することとを含む。 - 特許庁

In the manufacturing method of the electroluminescent element, a produced substrate is doped with rare earth elements as a luminous layer, a silicon-rich layer is vapor-deposited on a gate oxide layer, damages generated in a layer doped with the rare earth elements and rich in silicon is restored by annealing and oxidizing a structure, and the electroluminescent element is built in a CMOS IC.例文帳に追加

本発明は、作成された基板上に、発光層として希土類がドープされ、且つシリコンリッチな層をゲート酸化物層上に蒸着し、構造体をアニールおよび酸化して上記希土類がドープされ且つシリコンリッチな層に引き起こされる損傷を修復し、ＣＭＯＳ ＩＣに上記エレクトロルミネセンス素子を組み込むことを含むエレクトロルミネセンス素子の製造方法に関する。 - 特許庁

To prevent zero-cross operation failures by a parasitic capacitance of a semi-insulating film to operate stably an AC voltage in a photo-thyristor element incorporated with a MOSFET for obtaining a zero-cross function, comprising a photodiode or a phototransistor for photodriving a gate of the MOSFET, and having a high breakdown voltage passivation film provided with an oxygen dope semi-insulating film on an insulation film.例文帳に追加

ゼロクロス機能を得るためのＭＯＳＦＥＴを内蔵し、ＭＯＳＦＥＴのゲートを光駆動するためのフォトダイオードまたはフォトトランジスタを備え、絶縁膜上に酸素ドープ半絶縁膜を設けた高耐圧パッシベーション膜を有するフォトサイリスタ素子において、半絶縁膜の寄生容量によるゼロクロス動作不良を防いでＡＣ電圧に対して安定して動作させる。 - 特許庁

Both an S-connection terminal 18 connected to a source electrode and a D-connection terminal 20 connected to a drain electrode are projectively formed on a mounting surface to a printed circuit board 12 in a module body 16 while a G-connection terminal 22 connected to a gate electrode is projectively formed on a surface 38 different from the mounting surface of the module body 16.例文帳に追加

ソース電極に接続されたＳ接続端子１８と、ドレイン電極に接続されたＤ接続端子２０とを何れもモジュール本体１６におけるプリント配線基板１２への装着面上に突出形成する一方、ゲート電極に接続されたＧ接続端子２２を、モジュール本体１６における装着面とは別の面３８上に突出形成した。 - 特許庁

A length when a width of the gate electrode of the field effect transistor 10 is projected on a linear line connecting respective center points of the first semiconductor magnetic resistance element 11 and the second semiconductor magnetic resistance element 12 is constituted to be a substantially even multiple of a linear distance between respective center points of the first semiconductor magnetic resistance element 11 and the second semiconductor magnetic resistance element 12.例文帳に追加

電界効果トランジスタ１０のゲート電極の幅を第１の半導体磁気抵抗素子１１及び第２の半導体磁気抵抗素子１２の各中心点を結んだ直線に投影した時の長さが、第１の半導体磁気抵抗素子１１及び第２の半導体磁気抵抗素子１２の各中心点の直線距離の略偶数倍であるように構成されている。 - 特許庁

As to an output current from the second constant current circuit 7, an output voltage from a photocoupler 15 which is controlled by a feedback voltage is inputted in the PWM comparator 3 through a feedback terminal FB, and an output of the PWM comparator 3 is inputted in a gate of a MOSFET 11 through a buffer circuit 4, thereby controlling the amplitude of a current of the MOSFET 11.例文帳に追加

第２定電流回路７からの出力電流は、フィードバック電圧で制御されたフォトカプラー１５からの出力電圧がフィードバック端子ＦＢを介してＰＷＭ比較器３に入力され、ＰＷＭ比較器３の出力をバッファ回路４を介して、ＭＯＳＦＥＴ１１のゲートに入力することで、ＭＯＳＦＥＴ１１の電流の大きさが制御される。 - 特許庁

A dual-gate CMOS semiconductor device comprises a silicon semiconductor substrate 101, a P-well 102 and an N-well 103 formed on the silicon semiconductor substrate 101 respectively, a field oxide film 104 formed on the P-well 102 and the N-well 103, an NMOS transistor formed on the P-well 102, and a PMOS transistor formed on the N-well 103.例文帳に追加

デュアルゲートＣＭＯＳ型半導体装置は、シリコン半導体基板１０１と、シリコン半導体基板１０１上にそれぞれ形成されたＰウェル１０２およびＮウェル１０３と、Ｐウェル１０２およびＮウェル１０３上に形成されたフィールド酸化膜１０４と、Ｐウェル１０２上に形成されたＮＭＯＳトランジスタと、Ｎウェル１０３上に形成されたＰＭＯＳトランジスタとを含む。 - 特許庁

A window operation/generation circuit 44 operates the position data of window pulses designating an origin position on the basis of the count value of the counter 43 and generates the window pulses based on the operation value and the specific position of an interpolation pulse signal wherein a phase between pitches is divided is extracted from a gate circuit 45 as an origin standard pulse by the window pulses outputted from the circuit 44.例文帳に追加

４４はカウンタ４３のカウント値に基づいて、原点位置を指定するウインドウパルスの位置データを演算すると共に、その演算値に基づいたウインドウパルスを発生するウインドウ演算／発生回路で、この回路から出力されたウインドウパルスによってピッチ間を位相分割している内挿パルス信号の特定位置を原点基準パルスとしてゲート回路４５から抽出する。 - 特許庁

The antifuse element has: a plurality of MOS transistors; a first electrode to which source electrodes of the plurality of MOS transistors are connected in common; a second electrode to which gate electrodes of the plurality of MOS transistors are connected in common; a third electrode to which at least one of drain electrodes of the plurality of MOS transistors can be connected; and an insulation film formed between the drain electrodes and the third electrode.例文帳に追加

複数のＭＯＳトランジスタと、複数のＭＯＳトランジスタのソース電極が共通に接続された第１の電極と、複数のＭＯＳトランジスタのゲート電極が共通に接続された第２の電極と、複数のＭＯＳトランジスタのドレイン電極の少なくとも１つと接続される第３の電極と、ドレイン電極および第３の電極の間に設けられた絶縁膜と、を有する。 - 特許庁

In a circuit having a current mirror circuit (4) with a plurality of current routes structured with a P channel MOSFET and a plurality of N channel MOSFETs connected to the current routes, the MOS type reference voltage generation circuit has N channel MOSFETs: N3, N4 serially connected to the P channel MOSFET for temperature compensation of which gate is connected to an output terminal of the reference voltage.例文帳に追加

ＰチャネルＭＯＳＦＥＴで構成される複数の電流経路を有するカレントミラー回路（４）と、それ等の電流経路に接続された複数のＮチャネルＭＯＳＦＥＴを有する回路において、ゲートが基準電圧の出力端子に接続された温度補償用ＮチャネルＭＯＳＦＥＴ：Ｎ３，Ｎ４を上記ＰチャネルＭＯＳＦＥＴと直列に接続したＭＯＳ型基準電圧発生回路。 - 特許庁