「Gate」に関連した英語例文の一覧と使い方(858ページ目) - Weblio英語例文検索

The field effect transistor comprises a source region and a drain region, a channel layer extending between the source region and the drain region comprising an organic semiconductor material, an electric insulating layer comprising an organic/inorganic mixed material arranged adjacently to the channel layer, and a gate region adjacent to the opposite side of the channel layer of the electric insulating layer.例文帳に追加

本発明はソース領域およびドレーン領域と、有機半導体材料からなる前記ソース領域と前記ドレーン領域の間を延びるチャネル層と、前記チャネル層に隣接するように配備された有機／無機混成材料からなる電気絶縁層と、ゲート領域が前記電気絶縁体層の前記チャネル層と反対側に隣接するように配備された電界効果トランジスタである。 - 特許庁

The method for forming a gate electrode 22 including a DOPOS layer 13 and a W layer 17 comprises a step for forming an impurity doped polycrystal silicon layer 13, a WSi_2 layer 14, a WN layer 16, and a W layer 17 sequentially, and a step for heat treating these layers 13, 14, 16 and 17 integrally.例文帳に追加

本ゲート電極の形成方法は、ＤＯＰＯＳ層１３及びＷ層１７を含むゲート電極２２を形成する方法において、不純物ドープ多結晶シリコン層１３、ＷＳｉ_2層１４、ＷＮ層１６、及びＷ層１７を順次に積層する工程と、これら積層された層１３、１４、１６、１７を一体的に熱処理する工程とを有している。 - 特許庁

A semiconductor element which has a structure having an undoped AlN layer and an n-type AlN layer laminated in order on a semiconductor or an insulator substrate is a Schottky diode having a Schottky electrode and an ohmic electrode formed on an n-type AlN layer or a field-effect transistor having a source electrode, a gate electrode, and a drain electrode formed on an n-type AlN layer.例文帳に追加

半導体または絶縁体基板上に、アンドープＡｌＮ層、ｎ型ＡｌＮ層の順で積層された構造を有する半導体素子であって、その半導体素子が、ｎ型ＡｌＮ層上にショットキー電極およびオーミック電極を形成したショットキーダイオード、またはｎ型ＡｌＮ層上にソース電極、ゲート電極、ドレイン電極を形成した電界効果トランジスターである。 - 特許庁

A nonvolatile memory element comprises a semiconductor substrate 30 on which source and drain regions 32 and 34 and a channel region 36 are provided, a silicon oxide layer 41 formed on the channel region 36, a transition metal oxide layer 44 comprising a trap particle for trapping an electron on the silicon oxide layer 41, and a gate electrode 48 formed on the transition metal oxide layer 44.例文帳に追加

ソース及びドレイン領域３２、３４とチャンネル領域３６とが設けられた半導体基板３０、チャンネル領域３６上に形成されたシリコン酸化物層４１、シリコン酸化物層４１上に電子をトラップするトラップパーチクルを含む転移金属酸化物層４４、及び転移金属酸化物層４４上に形成されたゲート電極４８を備える不揮発性メモリ素子。 - 特許庁

An electronic device comprises: multiple partially formed thin film transistors, each of which includes some of a gate contact, a source contact, a drain contact, and a semiconductor; a jet-printed material that is deposited on selected partially formed transistors to form completed transistors; and readout electronic devices to detect signals from the transistors and generate an encoded bit stream.例文帳に追加

電子デバイスであって、ゲートコンタクト、ソースコンタクト、ドレインコンタクト、半導体のうちのいくつかを備え、複数の部分的に形成された薄膜トランジスタと、部分的に形成されたトランジスタのうちの選択されたものの上に蒸着され、完全なトランジスタを構成するジェット印刷された材料と、トランジスタからの信号を検出し、符号化されたビットストリームを生成する読み出し用電子機器とを備える。 - 特許庁

To provide a method of manufacturing an SOI semiconductor device which does not form a parasitic MOSFET of low threshold voltage, when an electric field concentrates on a part where an gate electrode is close to a boundary between an active region and an element isolation region, in a case where an element isolation region is provided for an SOI substrate through a mesa element isolation region forming method.例文帳に追加

ＳＯＩ基板において素子分離領域を形成するためにメサ型素子分離領域形成法を採用した場合に、ゲート電極が活性領域と素子分離領域との境界部分に懸かる箇所で電界が集中する結果、閾値電圧の低い寄生ＭＯＳ ＦＥＴが形成されることが無いＳＯＩ型半導体装置を製造する方法を提供する。 - 特許庁

A gate passage confirming device 1 determines that ticket information is recorded in a two-dimensional bar code 11 when the contactless recording medium 10 positioned in a radio communication area with the contactless recording medium 10 is detected, and the two-dimensional bar code 11 positioned in a reading area is detected for a time from detection of the contactless recording medium 10 to passage of a certain time.例文帳に追加

ゲート通過確認装置１は、非接触記録媒体１０との無線通信エリア内に位置する非接触記録媒体１０を検出すると、この非接触記録媒体１０の検出から一定時間経過するまでの間に、読取エリアに位置する２次元バーコード１１を検出すると、この２次元バーコード１１にチケット情報が記録されていると判定する。 - 特許庁

Moreover, when the detection output of the starting port switch 17 gives an abnormal potential, a third circuit part (an OR gate 110 or an inversion input buffer 109) receiving an output of the second circuit part performs a signal processing to input an interrupt signal indicating that the detection output of the starting port switch 17 corresponds to a criminal detection output.例文帳に追加

さらに、第２回路部の出力を受ける第３の回路部（ＯＲゲート１１０，反転入力バッファ１０９）が、始動口スイッチ１７の検出出力が異常電位になった場合に始動口スイッチ１７の検出出力が不正な検出出力に該当することを示す割込信号をＮＭＩ端子３１２に入力させるための信号処理を行なう。 - 特許庁

The SONOS memory element comprising a semiconductor substrate, an insulating film formed on the semiconductor substrate, an active layer formed on a predetermined region of the insulating film and defined into a source, a drain, and a channel region, and first and second side gate laminations stacked on each of both sides of the channel region and the method for manufacturing the same.例文帳に追加

半導体基板、前記半導体基板上に形成された絶縁膜、前記絶縁膜の所定領域上に形成されてソース、ドレイン及びチャンネル領域に区画された活性層及び前記チャンネル領域の両側面にそれぞれ積層された第１及び第２サイドゲート積層物を備えることを特徴とするＳＯＮＯＳメモリ素子及びその製造方法による。 - 特許庁

Further, when an operation to an operation button 11 is detected, the on-vehicle wireless communication terminal 10 selects one of a vehicle control signal and a garage control signal for remote control of a garage gate drive unit 30 other than the vehicle, and transmits the selected control signal via a transmission circuit 13 to the external part.例文帳に追加

さらに、車両用無線通信端末１０は、操作ボタン１１に対する操作が検知されたときに、端末位置情報の内容に応じて、車両用制御信号及び車両以外の車庫ゲート駆動装置３０の遠隔制御のための車庫用制御信号のうちの一方を選択し、選択した制御信号を送信回路１３を通じて外部へ送出する。 - 特許庁

Dry etching is selectively applied to the high dielectric material film 14 until a maximum value of the high dielectric material film 14 becomes smaller than or equal to 1nm and the high dielectric material film 14 remains, and dry etching is then selectively applied to the high dielectric material film 14 to form a gate insulating film 14A composed of the high dielectric material film 14.例文帳に追加

高誘電体材料膜１４に対して、高誘電体材料膜１４の最大値が１ｎｍ以下であり且つ高誘電体材料膜１４が残存する状態になるまで選択的にドライエッチングを行なった後、高誘電体材料膜１４に対して選択的にウェットエッチングを行なって、高誘電体材料膜１４よりなるゲート絶縁膜１４Ａを形成する。 - 特許庁

A MOS transistor Q11 is designed to output a reverse phase output signal superposed on a DC voltage from the drain thereof into a first DC level converter 11 when a single phase input signal is inputted to the gate thereof, and to output an in-phase output signal superposed on the DC voltage from the source thereof into a second DC level converter 12.例文帳に追加

ＭＯＳトランジスタＱ１１は、ゲートに単相の入力信号が入力されると、そのドレインからは直流電圧に重畳された逆相出力信号が出力されて第１ＤＣレベル変換器１１に供給され、そのソースからは直流電圧に重畳された同相出力信号が出力されて第２ＤＣレベル変換器１２に供給されるようになっている。 - 特許庁

The logic inverter circuit includes a differential circuit in which third and fourth FETs having the substantially same threshold voltage as the first threshold voltage are included and source electrodes of the third and fourth FETs are connected with each other, and outputs, during the transmission mode, a first voltage approximately equal to a high level of the control signal to a gate electrode of the first FET.例文帳に追加

前記論理反転回路は、前記第１しきい値電圧と実質的に同一のしきい値電圧を有する第３及び第４ＦＥＴを有し且つ前記第３及び第４ＦＥＴのソース電極が互いに接続された差動回路を有し、且つ前記送信モード時には前記制御信号のハイレベルと略同じ第１電圧を前記第１ＦＥＴのゲート電極に出力する。 - 特許庁

When an overcurrent or an overvoltage is detected on the sound phases in an unballance accident, the gate of the thyristor controlling the series capacitor is blocked so that the errors in the capacitor operation do not cause disturbance on the power system and a stabilized operation of the capacitor is obtained in and after the unbalance accident.例文帳に追加

不平衡事故により健全相に過電流や過電圧が検出されると、サイリスタで制御される直列コンデンサのサイリスタをゲートブロックし、健全相のサイリスタで制御される直列コンデンサの誤動作が系統に外乱を与えることにならないようにし、不平衡事故中及び事故後のサイリスタで制御される直列コンデンサのサイリスタの安定な動作が得られるようにした。 - 特許庁

An interpolation capacitor C112 is formed with a compounded capacitor of a capacitor formed between a first wiring layer 123 constituting a gate electrode of a transistor 111 and a polysilicon layer 126 as a semiconductor layer, a capacitor formed between the polysilicon layer and a second wiring layer 128, and a capacitor formed between the second wiring layer 128 and a third wiring layer 130.例文帳に追加

補間容量Ｃ１１２は、トランジスタ１１１のゲート電極を形成する第１配線層１２３と半導体層であるポリシリコン層１２６との間に形成される容量、ポリシリコン層と第２配線層１２８との間に形成される容量、さらに第２配線層１２８と第３配線層１３０との間に形成される容量の合成容量により形成されている。 - 特許庁

The NMOS transistor non-volatile semiconductor memory includes: first and second n-type diffusion layers 21, 22 formed as a source and a drain in a p-type silicon layer 20; a gate electrode 50 formed on a channel region CNL between the first and second n-type diffusion layers 21, 22 via an insulating film 30; and the charge storage layer 40 formed in the insulating film 30.例文帳に追加

ＮＭＯＳトランジスタ型の不揮発性半導体メモリは、Ｐ型シリコン層２０中にソース／ドレインとして形成された第１及び第２Ｎ型拡散層２１，２２と、第１及び第２Ｎ型拡散層２１，２２に挟まれたチャネル領域ＣＮＬ上に絶縁膜３０を介して形成されたゲート電極５０と、その絶縁膜３０中に形成された電荷蓄積層４０とを備える。 - 特許庁

The electron beam lithography system 11 has: the lithography chamber 13 having an electron-optical barrel 17 at an upper portion; a vacuum robot chamber 14 communicating with the lithography chamber 13 via a gate valve 20; a frame 22 for placing the vacuum robot chamber 14 and the lithography chamber 13; and a stay 25 for fixing the distance between the vacuum robot chamber 14 and the lithography chamber 13 to a prescribed distance.例文帳に追加

上部に電子光学鏡筒１７を有する描画チャンバ１３と、この描画チャンバ１３とゲートバルブ２０を介して連通した真空ロボットチャンバ１４と、この真空ロボットチャンバ１４及び描画チャンバ１３を載置するフレーム２２と、真空ロボットチャンバ１４と、描画チャンバ１３との距離を所定の距離に固定するステー２５と、を具備することを特徴とする電子ビーム描画装置１１。 - 特許庁

When the data in response to the polarization state are read from the ferroelectric substance film 22 generating upward polarization or downward remaining polarization, bias is applied on a control gate electrode 23 to be read, for instance, a state where the downward remaining polarization exists is made data '1', and another state where the remaining polarization hardly exists from the state where the upward remaining polarization exists is made data '0'.例文帳に追加

上向きの分極又は下向きの残留分極を生じうる強誘電体膜２２から、分極状態に応じたデータを読み出す際、制御ゲート電極２３にバイアスを印加して読み出すとともに、例えば下向きの残留分極がある状態をデータ“１”とし、上向きの残留分極がある状態から残留分極がほぼ存在していない状態をデータ“０”とする。 - 特許庁

The liquid crystal display consists of a liquid crystal display panel 5A provided with a source driver and a gate driver, an image display signal control circuit 11, a timing signal generating circuit 12A; a vertical stripe suppression circuit 19 which controls the image display signal control circuit 11 and timing signal generating circuit 12A, and a selection switching circuit 17 which sends a display mode signal to the vertical stripe suppression circuit.例文帳に追加

ソースドライバとゲートドライバを具備した液晶表示パネル５Ａと、画像表示信号制御回路１１と、タイミング信号発生回路１２Ａと、画像表示信号制御回路１１及びタイミング信号発生回路１２Ａを制御する縦スジ抑制回路１９と、縦スジ抑制回路に表示モード信号を送る選択スイッチ回路１７によって液晶表示装置を構成する。 - 特許庁

After a poly-Si layer 4 is located on a silicon substrate 1 including an upper surface of a field-oxide film 3, the poly-Si layer 4 is patterned, thereby, the poly-Si layer 4a remains in a region constituting a gate electrode in a MOSFET-formed region and a poly-Si layer 4b also remains in a poly-Si resistive-element-formed region.例文帳に追加

フィールド酸化膜３の上を含むシリコン基板１の上にＰｏｌｙ−Ｓｉ層４を配置したのち、Ｐｏｌｙ−Ｓｉ層４をパターニングすることで、ＭＯＳＦＥＴ形成領域のうちゲート電極を構成する領域においてＰｏｌｙ−Ｓｉ層４ａを残すと共に、Ｐｏｌｙ−Ｓｉ抵抗体形成領域においてＰｏｌｙ−Ｓｉ層４ｂを残す。 - 特許庁

The process management device 30a detects the passing direction of the worker 100 passing through the gate antenna 1 based on the detection state of each detector 2a-3d, manages transfer state data showing the transfer state to the following process for each product ID based on the detected passing direction, and transmits the managed transfer state data to a center server for each product ID.例文帳に追加

そして、工程管理装置３０ａが、各検知器２ａ〜２ｄの検知状況に基づいて、作業員１００がゲートアンテナ１を通過した通過方向を検出し、検出した通過方向に基づいて、当該次工程への移行状況を示す移行状況データを前記製品ＩＤごとに管理し、当該管理した移行状況データを当該製品ＩＤごとにセンタサーバに送信する。 - 特許庁

In manufacturing the L-shaped molded article consisting of a crystalline resin composition containing 20-90 pts.wt. of a fibrous filler based on 100 pts.wt. of a crystalline resin, the manufacturing method is characterized in that the injection molding is carried out with the gate position set to the part 10 mm or more far from the L-shaped bending part.例文帳に追加

液晶性樹脂１００重量部に対して、繊維状充填材を２０〜９０重量部含有してなる液晶性樹脂組成物からなるＬ字型成形品を製造するに際し、該Ｌ字型の屈曲部から１０ｍｍ以上離れた部分にゲート位置を設置して射出成型することを特徴とする液晶性樹脂組成物からなるＬ字型成形品の製造方法。 - 特許庁

This semiconductor memory device is provided with memory cells 10, a control work line selecting/driving circuit 205, a well driving circuit 207, a source lines selecting/driving circuit 206, a pulse generating circuit 301 outputting a pulse signal S1 when electrons are injected to a floating gate 101 in the memory cells 10, a delay circuit 302, a delay circuit 303, and a delay circuit 304.例文帳に追加

本発明の半導体記憶装置は、メモリセル１０とコントロールワード線選択・駆動回路２０５と、ウエル駆動回路２０７とソース線選択・駆動回路２０６と、メモリセル１０におけるフローティングゲート１０１に電子を注入する際にパルス信号Ｓ１を出力するパルス発生回路３０１と、遅延回路３０２と、遅延回路３０３と、遅延回路３０４とを備える。 - 特許庁

First microphotoetching (MPE) is carried out for a first metal layer formed on a transparent insulation substrate to form a ridge-shaped block having a gate electrode structure and first and second slanting surface sides, a first insulation layer is formed, and their surfaces are covered; and a pattern of a semiconductor layer is formed on the surface of the first insulation layer to obtain a channel area of a thin film transistor.例文帳に追加

透明絶縁基板に形成した第1金属層に対して第1マイクロフォトエッチング(MPE)を行ない、ゲート電極構造及び第1傾斜面側辺と第2傾斜面側辺を有する尾根状ブロックとを形成し、第1絶縁層を形成してこれらの表面を被覆し、該第1絶縁層の表面に半導体層のパターンを形成して薄膜トランジスタのチャネルエリアとする。 - 特許庁

The dehydration apparatus for the granulated slag slurry is provided with a rotatable gate valve plate 3 provided at the lower part of a bunker 1 for receiving the granulated slag slurry and for opening and closing a granulated slag discharge port 2, a pocket 8 for storing water moving down and flowing out from the granulated slag discharge port 2 and an overflow part 7 for overflowing water ascending in the pocket 8.例文帳に追加

水砕スラグスラリーの脱水装置は、水砕スラグスラリーを受け入れるバンカー１の下部に設けられた水砕スラグ排出口２を開閉する回動可能なゲート弁板３を備え、水砕スラグ排出口２を下降して流出した水を貯めるポケット８と、ポケット８の上部に形成された、ポケット８を上昇する水をオーバーフローさせるオーバーフロー部７を備えた水砕スラグスラリーの脱水装置。 - 特許庁

To provide convenience and comfortability by enabling the smooth take-in/out of a card by making an accommodated sleeve abut on an IC card system apparatus such as an automatic ticket gate without the need for taking out a conventional railway commutation ticket holder and an exclusive holder of a security card by forming a pocket for a noncontact type IC card at a sleeve of a jacket such as a suit.例文帳に追加

この発明はスーツなどの上着の袖部分に非接触型ＩＣカード用のポケットを備え付けることで、従来乗車定期券入れやセキュリティーカードなどの専用ホルダーをポケットなどから取り出すことなく収納された袖部分を自動改札機などのＩＣカードシステム機器に当てることによりスムーズに出入りできるようにし、利便性と快適性を提供することを目的とする。 - 特許庁

The synthetic resin member 14 including gate portions 58 and 60 is an approximately planar plate which is disposed by facing the inside surface of an under plate 18 and is configured to be attached to the equalizer body 12 by a pair of locking claws 62 and 64 which project from the outside beyond the side ends of the under plate 18 to the outside surface 18f to be locked to the outside surface 18f.例文帳に追加

ゲート部５８、６０を有する合成樹脂部材１４は、下板１８の内側面に対向するように配設される略平板状を成しているとともに、一対の係止爪６２、６４がその下板１８の側端縁よりも外側から外側面１８ｆ方向へ突き出してその外側面１８ｆに係止されることにより、イコライザ本体１２に取り付けられるようになっている。 - 特許庁

In the railroad marketing tool to be used for advertising in the railroad cars, data of an IC card ticket A is read by automatic ticket gate machines 11-20; the read information is tabulated by a tabulation machine 21; and the tabulated data on the passengers is utilized for a liquid crystal advertising device 39 of the railroad cars 31 traveling on a route to present an advertisement in which the passengers feel interest.例文帳に追加

鉄道の車内広告に用いる鉄道マーケティングツールにおいて、ＩＣカード乗車券Ａのデータを自動改札機１１〜２０で読み取り、その読み取られた情報を集計機２１で集計し、その集計された乗客に関するデータを路線を運行中の鉄道車両３１の液晶広告装置３９に利用し、乗客が関心を持つ広告を行う。 - 特許庁

To provide a logic circuit for shortening a design period of an LSI, reducing chip cost and preventing the occurrence of an operation mistake due to leakage during asynchronous checking by facilitating false path setting of timing constraint file needed during logic synthesis, and to provide a semiconductor design support device and semiconductor design support program for generating a gate level circuit from the logic circuit.例文帳に追加

論理合成時に必要となるタイミング制約ファイルのフォルスパス設定を容易にさせて、ＬＳＩの設計期間の短縮とチップコストの削減とを可能にするとともに、非同期チェック時における漏れによる作業ミスの発生を防止した論理回路を提供し、かかる論理回路からゲートレベル回路を生成する半導体設計支援装置および半導体設計支援方法を提供する。 - 特許庁

In the AMELD driving circuit including a data driver and a gate driver for transmitting a data signal and a scanning signal to each pixel of a panel, the data driver is characterized in comprising a latching part for latching a control signal stored temporarily, and a plurality of D-A converters for outputting specific level reference currents as each of RGB signals by the latched control signal.例文帳に追加

データ信号と走査信号をパネルの各画素に伝送するデータドライバとゲートドライバを含むＡＭＥＬＤの駆動回路において、前記データドライバは仮格納された制御信号をラッチするラッチ部と、ラッチした制御信号によって特定のレベルのリファレンス電流をＲＧＢ別のデータ信号に出力する複数のデジタル−アナログコンバータとを備えたことを特徴とする。 - 特許庁

Since the vertical electric field formed between the conductive coating films 14 and 15 with the same potential as the source electrode 12, the drain electrode 13, and the gate electrode 6 is applied to ohmic contact regions 16 and 17 formed of the semiconductor thin film 8 and the ohmic contact layers 10 and 11, shifting is suppressed in Vg-Id characteristics to the minus side.例文帳に追加

半導体薄膜８と各オーミックコンタクト層１０、１１とによって形成されるオーミックコンタクト領域１６、１７には、ソース電極１２及びドレイン電極１３と同電位である各導電性被覆膜１４、１５とゲート電極６との間で形成される縦電界がかかることにより、Ｖｇ−Ｉｄ特性のマイナス側へのシフトを抑制することができる。 - 特許庁

A lithography system comprises a patterning chamber of lithography, a wafer replacement chamber coupled with the patterning chamber of lithography, and at least one alignment load lock separated from the wafer replacement chamber by a second gate valve wherein at least one alignment load lock comprises at least one alignment load lock including a stage for aligning a wafer.例文帳に追加

本発明のリソグラフィシステムは、リソグラフィシステムであって、リソグラフィのパターニングチャンバと、上記リソグラフィのパターニングチャンバに結合されたウェハ交換チャンバと、第２のゲートバルブによって上記ウェハ交換チャンバから分離された少なくとも１つのアライメントロードロックであって上記少なくとも１つのアライメントロードロックはウェハの位置を合わせるアライメントステージを含む少なくとも１つのアライメントロードロックとを含む。 - 特許庁

When a game state is changed from a probability change state into a normal state, while the normal electric role object is opened in an advantageous opening prolonging state, by which game balls more easily make an entrance, a shutter is closed which is arranged on the upstream side of a special device operation determining picture pattern gate to start the change of determining picture patterns for a prescribed period.例文帳に追加

普通電動役物が通常の開放状態よりもさらに遊技球が進入しやすい有利な開放延長状態で開放しているときに、遊技状態が確変状態から通常状態に変化した場合には、所定期間、判定図柄を変動開始させるための特別装置作動判定図柄ゲートの上流側に設けられているシャッターを閉じる。 - 特許庁

In the method for fabricating a semiconductor device where an MOS transistor having a gate insulating film 15b and a capacitance element 17 having a capacitance insulating film 15a are formed on a semiconductor substrate 11, an isolation region 12 is formed on the semiconductor substrate 11 and then a lower electrode 13 of silicon having impurity concentration of about 1×10^19 cm^-3 or above is formed on the isolation region 12.例文帳に追加

半導体基板１１に、ゲート絶縁膜１５ｂを有するＭＯＳトランジスタと、容量絶縁膜１５ａを有する容量素子１７とを形成する半導体装置の製造方法は、半導体基板１１に素子分離領域１２を形成した後、素子分離領域１２上に、不純物濃度が約１×１０^19ｃｍ^-3以上のシリコンからなる下部電極１３を形成する。 - 特許庁

In the semiconductor device including an N-type MOS transistor 701 for an internal element and a P-type MOS transistor 711 for an internal element provided in an internal circuit region and an N-type MOS transistor 721 for ESD protection provided between an external connection terminal and the internal circuit region, a gate electrode of the N-type MOS transistor 721 for ESD protection is formed of P-type polysilicon.例文帳に追加

内部回路領域に内部素子のＮ型ＭＯＳトランジスタ７０１と内部素子のＰ型ＭＯＳトランジスタ７１１を有し、外部接続端子と前記内部回路領域との間にＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１を有する半導体装置において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１のゲート電極はＰ型のポリシリコンにより形成した。 - 特許庁

A transistor DN10 has a current passage connected to at least one between a terminal to which the external power supply voltage VEXT is supplied and the output end of the voltage generation circuit 13 and between the terminal to which the external power supply voltage VEXT is supplied and the output end of the reference voltage generation circuit 11, and a negative threshold voltage in which a certain voltage is supplied to a gate.例文帳に追加

トランジスタＤＮ１０は、外部電源電圧ＶＥＸＴが供給される端子と電圧生成回路１３の出力端との間、及び外部電源電圧ＶＥＸＴが供給される端子と基準電圧発生回路１１の出力端との間の少なくとも一方に電流通路が接続され、ゲートに一定の電圧が供給された負の閾値電圧を有する。 - 特許庁

A hollow and transparent tube is adopted in the level gate.例文帳に追加

また、２次元的又は３次元的に湾曲しているオイルレベルゲージガイドから、先端に平板状のゲージ部を設けたばね鋼またはワイヤを引き抜いてオイルレベルを測定する場合、ゲージ部表面に付着したオイルは、オイルレベルゲージガイドの２次元的又は３次元的に湾曲した部分の内壁と接触し掻き落とされ、ゲージ部表面に付着したオイルの量は、少なくなってしまい、オイルレベルを容易に視認することは困難であった。 - 特許庁

To provide a transistor and its manufacturing method which prevents a leakage current of the source/drain in the LOCOS or shallow trench isolation(STI) process, improves the refresh characteristics of DRAM to avoid damaging a gate oxide film, and reduces the reverse narrow width effect, junction L/C and GOI to improve the characteristics of the transistor, thereby improving the characteristics and the yield of the element.例文帳に追加

ロコス（LOCOS）工程やエス・ティー・アイ（Shallow Trench Isolation：STI）工程時にソース／ドレインの漏洩電流（leakage current）発生を防ぎ、DRAMのリフレッシュ（Refresh）特性を向上させてゲート酸化膜の損傷を防ぎ、逆狭小幅効果（reverse narrow width effect）、接合Ｌ／Ｃ及びGOIを減少させてトランジスタの特性を向上させるため、素子の特性及び収率を向上させることが可能な、トランジスタ及びその製造方法を提供する。 - 特許庁

To prevent lowering of refresh performance by forming a silicide film on a gate electrode and preventing silicide formation metal from dispersing on the source and the drain of an access transistor in a state that the source and the drain of the access transistor of a memory cell area is covered with a sufficient thick insulation film regardless of the areas in a semiconductor memory device and its manufacturing method provided with a memory cell area and a logic area.例文帳に追加

メモリセル領域とロジック領域を備えた半導体メモリ装置とその製造方法において、メモリセル領域のアクセストランジスタのソース、ドレインをそれらの面積に拘わらず充分な厚さの絶縁膜で覆った状態で、そのゲート電極上にシリサイド膜を形成し、アクセストランジスタのソース、ドレインにシリサイド形成金属が拡散するのを阻止し、リフレッシュ性能の低下を防止する。 - 特許庁

In the method for manufacturing the organic thin-film transistor element wherein at least a gate electrode, an insulating layer, a source electrode, a drain electrode and an organic semiconductor layer are installed on a retaining member, after a process is performed wherein the surface of a region which is in contact with the organic semiconductor layer is subjected to plasma treatment previously, a process for arranging the organic semiconductor layer is included.例文帳に追加

支持体上に、少なくともゲート電極、絶縁層、ソース電極、ドレイン電極、有機半導体層を有する有機薄膜トランジスタ素子の製造方法において、該有機半導体層と接する部位の表面を予めプラズマ処理する工程の後、前記有機半導体層を設ける工程を有することを特徴とする有機薄膜トランジスタ素子の製造方法。 - 特許庁

The active matrix substrate includes a substrate 10, the signal wire 11 formed on the substrate 10, the scanning wire 13 intersecting the signal wire 11, a bottom-gate type thin film transistor 14 operating responding to a signal applied to the scanning wire 13, and a pixel electrode 15 electrically connectable to the signal wire 11 via the thin film transistor 14.例文帳に追加

本発明によるアクティブマトリクス基板は、基板１０と、基板１０上に形成された信号配線１１と、信号配線１１に交差する走査配線１３と、走査配線１３に印加される信号に応答して動作するボトムゲート型の薄膜トランジスタ１４と、薄膜トランジスタ１４を介して信号配線１１に電気的に接続され得る画素電極１５とを備えている。 - 特許庁

This interrupt control circuit 11 is provided with a plurality of timers 110 to 113 to be started according to the rising or falling edge of a plurality of interrupt input signals to be generated from a plurality of interrupt factors and a logical sum gate 106 for acquiring the logical sum of the outputs of those plurality timers, and for inputting it to the interrupt input terminal of a CPU 10.例文帳に追加

割り込み制御回路１１は、複数の割り込み要因から発生される複数の割り込み入力信号の立ち上がりまたは立ち下がりのエッジによりそれぞれ起動される複数のタイマー１１０〜１１３と、これらの複数のタイマーの出力の論理和を得てＣＰＵ１０の割り込み入力端子に入力する論理和ゲート１０６とを備える。 - 特許庁

The semiconductor integrated circuit device comprises a boosting circuit, a first transistor whose gate is driven by an output voltage of the boosting circuit and which is used for driving signal lines, a second transistor which is diode-connected for generating the necessary driving voltage for the signal lines to be supplied to the drain of the first transistor by reducing the output voltage of the boosting circuit, and a serial resistor circuit.例文帳に追加

半導体集積回路装置は、昇圧回路と、前記昇圧回路の出力電圧によりゲートが駆動される、信号線駆動用の第１のトランジスタと、前記昇圧回路の出力電圧を降下させて、前記第１のトランジスタのドレインに供給される必要な信号線駆動電圧を生成するためのダイオード接続された第２のトランジスタと抵抗の直列回路とを有する。 - 特許庁

When an externally input first test signal ST1 becomes active, the operation of an operational amplifier circuit A2 is halted, causing the output end of the operational amplifier circuit A2 becoming to a high level and a PMOS transistor M7 turning to OFF, and the operation of a second overcurrent protection circuit 4 is halted so as not to affect the gate voltage of an output voltage control transistor M1 at all.例文帳に追加

外部から入力された第１テスト信号ＳＴ１がアクティブになると演算増幅回路Ａ２の動作を停止させ、演算増幅回路Ａ２の出力端がハイレベルになってＰＭＯＳトランジスタＭ７はオフし、第２過電流保護回路４は、出力電圧制御トランジスタＭ１のゲート電圧に対してまったく影響を与えなくなるように、動作を停止するようにした。 - 特許庁

In an epitaxial crystal substrate for a gallium nitride field effect transistor, the epitaxial crystal formed on the substrate 101 comprises a highly pure first buffer layer 107, including a channel layer which is in contact with a side interface of the substrate between a gate layer 108, a second buffer layer 106, an insulating layer 104 having an opening 104A, and a p-type semiconductor crystal layer 103.例文帳に追加

ＧａＮ系ＦＥＴ用エピタキシャル結晶基板において、下地基板１０１の上に設けられるエピタキシャル結晶が、ゲート層１０８の下地基板側界面に接するチャネル層を含む高純度な第１の緩衝層１０７と、第２の緩衝層１０６と、開口部１０４Ａを有する絶縁層１０４と、ｐ伝導型半導体結晶層１０３とを有している。 - 特許庁