「Gate」に関連した英語例文の一覧と使い方(862ページ目) - Weblio英語例文検索

In the gate insulating layer 12, a lower layer 12a and an upper layer 12b of at least one layer or more laminated on the lower layer 12a are formed on the plastic substrate 10 in this order, and the lower layer 12a is composed of materials including carbon containing silicon oxide, and is formed by the vacuum ultraviolet light CVD method so that carbon density of the lower layer 12a is 15 to 40 atm%.例文帳に追加

ゲート絶縁層１２は、プラスチック基板１０上に下部層１２ａと該下部層１２ａ上に積層された少なくとも一層以上の上部層１２ｂとがこの順で形成されてなり、下部層１２ａは、炭素含有酸化シリコンを含む材料からなり、下部層１２ａの炭素濃度が、１５atm％以上４０atm％以下となるように真空紫外光ＣＶＤ法により形成される。 - 特許庁

The automatic ticket gate 11 includes a communication part 14 which responds with an IC card 15 which is used as a boarding ticket, and is constituted so as to include a hazardous substance detection device 26 which sets a hazardous substance detection area near the outside of an arrangement area of the communication part, and detects ingredients of the explosive substances or the like adhered to the IC card or a part the users who possess the IC cards.例文帳に追加

この自動改札機１１は、乗車券として用いるＩＣカード１５に感応する通信部１４を備える自動改札機であって、通信部の配置領域の外側付近に危険物質検知領域を設定し、ＩＣカードまたはＩＣカードを所持する利用者の一部に付着する爆発物質等の成分を検知する危険物質検知装置２６を備えるように構成される。 - 特許庁

A chemical mechanical polishing step of a trench element separating film 29 is performed by a slurry having a high polishing selection ratio to an oxide film 23 rather than to a nitride film 25, a self-alignment floating gate is formed by a slurry having a high polishing selection ratio to a polycrystal silicon rather than to the oxide film, so that the flash memory cell is manufactured.例文帳に追加

窒化膜２５より酸化膜２３に対して高い研磨選択比を有するスラリーでトレンチ素子分離膜２９の化学的な機械的な研磨（Ｃｈｅｍｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程をおこない、酸化膜より多結晶シリコンに対して高い研磨選択比を有するスラリーで自己整列フローティングゲートを形成してフラッシュメモリ素子を製造することを特徴とする。 - 特許庁

Each pixel is constituted of circular electrodes CE each of which is formed by concentrically arranging common electrodes 220 and pixel electrodes 238, the circular electrodes CE are disposed in a delta structure for minimizing the distance between adjacent circular electrodes CE and reducing a region which is not utilized as an aperture region, and gate wirings and data wirings 228 having curved structures so as to correspond to the delta structure are formed.例文帳に追加

各画素が共通電極２２０と画素電極２３８を同心円状に配設した円形電極ＣＥからなり、かつ隣接する円形電極ＣＥ間の離隔距離を最小化して、開口領域として活用されない領域を縮めるために、円形電極ＣＥをデルタ構造で配置するとともに、前記デルタ構造と対応するように曲がった構造のゲート配線及びデータ配線２２８を形成する。 - 特許庁

A photoelectric transfer device projected and formed on the semiconductor substrate 11 has an electron emitter 16 to generate electron by receiving light, an anode 20 to receive the electron emitted from this electron emitter 16 and a gate electrode 18 provided to face the semiconductor substrate 11 on which the electron emitter 16 is formed and to emit the electron emitted from the same electron emitter 16 toward the anode 20.例文帳に追加

光電変換装置は、半導体基材１１の上に形成された突起状のものであって、光を受光して電子を発生する電子エミッタ１６と、この電子エミッタ１６から発射された電子を受けるアノード２０と、前記電子エミッタ１６が形成された半導体基材１１に対向して設けられ、同電子エミッタ１６から発射された電子をアノード２０へ向けて発射させるゲート電極１８とを有する。 - 特許庁

The coke charging device 9 in the coke dry quenching equipment is provided with a lock and unlock and hoisting device at a part of a movable trolley 2 synchronized with the movement and lock and unlock of a charging lid 1 so as to make capable of lock and unlock and hoisting a dust proofing gate 3 and a distributing cone 4 attached to the coke charging device 9.例文帳に追加

コークス乾式消火設備におけるコークス装入装置９において、コークス装入装置を移動させることなく、装入蓋の移動開閉と同時に、その移動台車２の一部に開閉昇降装置を具備し、該コークス装入装置に付随する防塵ゲート３と分配コーン４とを開閉および昇降することを可能としたことを特徴とするコークス乾式消火設備におけるコークス装入装置。 - 特許庁

Voltage boosting circuits 13, 14 for boosting clock voltages PH3, Ph4 so that a voltage fed to auxiliary pump capacitors Cs1-Csn connected to each gate of main transfer Nch transistors T11-T1n is made to be higher than clock voltages PH1, PH2 fed to a main pump capacitor arranged according to the Nch transistors T11-T1n is provided.例文帳に追加

主転送用のＮｃｈトランジスタＴ１１〜ＮｃｈトランジスタＴ１ｎのゲートに接続されている補助ポンプ用のキャパシタＣｓ１〜Ｃｓｎに供給する電圧が、ＮｃｈトランジスタＴ１１〜ＮｃｈトランジスタＴ１ｎに対応して設けられた主ポンプ用のキャパシタに供給するクロック電圧ＰＨ１，ＰＨ２より高くなるように、クロック電圧ＰＨ３，ＰＨ４を昇圧する昇圧回路１３，１４を設ける。 - 特許庁

The conversion circuit converts the ECL level signal into a signal of the logic level adapting to the CMOS logic circuit with passing the ECL level signal through a current switch circuit 1, an emitter follower circuit 2 and a gate grounding PMOS amplifying circuit 3 to perform a level conversion at high speed by connecting a capacitor C1 between a source and a drain of a PMOS transistor MP1 in the circuit 3.例文帳に追加

論理レベル変換回路は、ＥＣＬレベル信号をカレントスイッチ回路１、エミッタフォロワ回路２、及びゲート接地ＰＭＯＳ増幅回路３を通すことによって、ＣＭＯＳ論理回路に適合する論理レベルの信号に変換するものであり、ゲート接地ＰＭＯＳ増幅回路３内のＰＭＯＳトランジスタＭＰ１のソース−ドレイン間にキャパシタＣ１を接続することにより、高速なレベル変換を行う。 - 特許庁

In this method, forming is performed from a plate 20 composed of a conducting material, and the range of a connecting pad for being soldered to a gate is determined in one of the large surfaces covered with an electrically insulating layer 22.例文帳に追加

電気絶縁層（２２）で覆われており、その大きな面の内の１つにおいて、ゲートにはんだ付けされる目的の接続パッドの範囲を定める、導電材料のプレート（２０）から作製する方法であって、電気絶縁層（２２）で覆われた導電層（３０）をパッドに形成するステップと、接続パッドに給電するための導電線路をプレートに作製するステップと、給電線路を埋めるステップとかならる複数のステップを含む方法である。 - 特許庁

Each of the first access transistor and the first transistor includes a semiconductor post which is formed on a substrate and extends vertically to the substrate surface, a gate electrode which is so formed as to enclose the semiconductor post in the direction parallel to the substrate surface, to form a channel region at the semiconductor post, and a source and drain connected respectively to a lower end or upper end of the semiconductor post.例文帳に追加

前記第１アクセストランジスタ及び前記第１トランジスタのそれぞれは、基板上に形成され、前記基板面に対して垂直に延びる半導体柱と、前記半導体柱を前記基板面に平行な方向で取り囲むように形成され、前記半導体柱にチャネル領域を形成させる、ゲート電極と、前記半導体柱の下端部又は上端部にそれぞれ接続されるソース及びドレインとを備える。 - 特許庁

To provide a biodegradable card which has a mechanical strength suited for gate characteristics such as rigidity during reading/writing by a machine despite its biodegradability; is durable, resistant to bending, water and chemical or waterproof; and is appropriately pliable/durable even in case its thickness merely ranges from 700 to 800 μm and thus meets these requirements, and a method for manufacturing this card.例文帳に追加

本発明は、生分解性をもちながら、機械読み取り・書き込みの際の剛度等のゲート特性に適するような機械的強度をもち、耐久性、耐折り曲げ性、耐水性、耐薬品性、又は、防水性を備えると共に、たとえ厚さが７００〜８００μｍていどのカードであっても、適度な柔軟性や耐久性を備えていること、これらを満足する生分解性カードとその製造方法を提供すること、を課題とする。 - 特許庁

The signal level detector comprises a pulse delay circuit 10 consisting of delay units (gate circuits) 2 that sequentially delay delayed pulse Pin and transmit them and an encoder 20 that detects an arrival position of the delay pulses Pin in the pulse delay circuit 10 and generates digital data DT denoting the detected position, and an analog input signal Vin is applied to each delay unit 2 as a drive voltage.例文帳に追加

信号レベル検出装置は、遅延パルスＰｉｎを順次遅延して伝送する複数の遅延ユニット（ゲート回路）２からなるパルス遅延回路１０と、クロックＣＫに同期してパルス遅延回路１０内での遅延パルスＰｉｎの到達位置を検出し、その位置を表すデジタルデータＤＴを発生するエンコーダ２０とから構成され、アナログ入力信号Ｖｉｎは各遅延ユニット２に駆動電圧として印加される。 - 特許庁

To suppress overcurrent, a voltage restriction control part 5 activated in a predetermined control period performs voltage restriction control of making voltage control amount Vr output from an output voltage control AVR4 to the inverter 3 be corrected so as to reduce output voltage by a voltage restriction control signal Sc generated based on an output voltage feedback value If, before the gate suppression state is released after predetermined time.例文帳に追加

所定時間後にゲートサプレス状態が解除される前に、所定の制御周期で起動される電圧絞り制御部５が、出力電流帰還値Ｉｆに基づいて生成した電圧絞り制御信号Ｓｃによって、出力電圧制御ＡＶＲ４からインバータ３へ出力する電圧制御量Ｖｒを出力電圧を低減するように補正させる電圧絞り制御を行うことで、過電流を抑制する。 - 特許庁

Each of the plurality of field effect transistors 50 includes a source region 130 and a drain region 140 formed with an interval on a substrate 100, a gate 160 formed on the substrate 100 and on the interval, a source contact 172 formed on the substrate 100 and connected to the source region, and a drain contact 182 formed on the substrate 100 and connected to the drain region 140.例文帳に追加

複数の電界効果型トランジスタ５０は、それぞれ、基板１００に間隔を置いて形成されたソース領域１３０およびドレイン領域１４０と、当該間隔上であって基板１００上に形成されたゲート１６０と、基板１００上に形成されソース領域に接続されるソースコンタクト１７２と、基板１００上に形成されドレイン領域１４０に接続されるドレインコンタクト１８２とを含む。 - 特許庁

To provide a display device capable of maintaining a drain voltage of an output transistor which functions as a constant current source even during a sampling term of other circuits constant, suppressing the change due to gate voltage leakage of the output transistor, obtaining a uniform current source without current value variations of the output step and displaying high quality picture producing no uneven luminance toward the scan end part.例文帳に追加

他の回路のサンプリング期間も、定電流源として機能する出力トランジスタのドレイン電位を一定に保つことができ、出力トランジスタのゲート電位のリークによる変化を抑えることが可能で、出力段の電流値バラツキのない、均一な電流源を得ることができ、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能な表示装置を提供する。 - 特許庁

A semiconductor device which switches a driving signal corresponding to inputted image data according to a control signal and outputs it is equipped with a plurality of selecting circuits which select and output image data according to a control signal POS1 and AND gate circuits G1 to G3 which generate driving signals by performing AND operations according to the pieces of image data selected by the selecting circuits.例文帳に追加

入力された画像データに対応する駆動信号を、制御信号に従って切り換えて出力する半導体装置であって、各々が制御信号ＰＯＳ１に従って画像データを選択して出力する複数の選択回路と、複数の選択回路によって選択された複数の画像データに基づいて論理積演算を行うことにより駆動信号を発生するＡＮＤゲート回路Ｇ１〜Ｇ３とを具備する。 - 特許庁

This detection device has a field effect transistor having a substrate, a source electrode and a drain electrode arranged on the substrate, a channel including an ultrafine fiber body (for example, a carbon nanotube) for connecting electrically the source electrode to the drain electrode, and a gate electrode for controlling a current flowing in the channel; and the enzyme or the substrate corresponding to the enzyme bonded to the field effect transistor.例文帳に追加

検出装置は、基板、前記基板上に配置されたソース電極およびドレイン電極、前記ソース電極とドレイン電極とを電気的に接続する超微細繊維体（例えばカーボンナノチューブ）を含むチャネル、ならびに前記チャネルを流れる電流を制御するゲート電極を有する電界効果トランジスタと、前記電界効果トランジスタに結合された酵素または酵素に対応する基質と、を有する。 - 特許庁

The field effect transistor is characterized in that: a drain electrode and a source electrode are arranged on an insulating layer; a gate electrode is arranged under the insulating layer; a semiconductor active layer is provided between the drain and source electrodes arranged on the insulating layer; the drain electrode and/or source electrode comprises one or a plurality of carbon nano tubes; and the semiconductor active layer is an organic semiconductor.例文帳に追加

絶縁層上にドレイン電極とソース電極を配置し、絶縁層下にゲート電極を配置し、絶縁層上に配置されたドレイン電極とソース電極の間に半導体活性層を有する電界効果型トランジスタであって、ドレイン電極および／またはソース電極が１本あるいは複数本のカーボンナノチューブからなり、かつ半導体活性層が有機半導体であることを特徴とする電界効果型トランジスタ。 - 特許庁

In a semiconductor position detector where light enters the light receiving face where a semiconductor conductive layer 12 is made and the current values outputted each from both ends of the semiconductor conductive layer 12 vary according to the position of its incidence, a gate electrode 11 capable of interrupting the electric conduction between both ends is provided through an insulating film 10 in the middle of the semiconductor conductive layer 12.例文帳に追加

本半導体位置検出器においては、半導体導電層１２が形成された受光面に光が入射し、その入射光位置に応じて半導体導電層１２の両端部からそれぞれ出力される電流値が可変する半導体位置検出器において、半導体導電層１２の途中に両端部間の電気伝導を遮断可能なゲート電極１１を絶縁膜１０を介して設けた。 - 特許庁

The molecular transistor of the three-terminal device comprises at least one highly-branched organic molecular chain coupled to a conjugate oligomer at the side of a molecular wire that couples the conductive conjugate oligomer connected with a source drain and a drain electrode at its both ends and a conductive metal in a straight chain shape, and also comprises gate electrodes composed of the conductive metals at tail ends of the organic molecular chain.例文帳に追加

両端にソース電極とドレイン電極を接続した電導性共役オリゴマーと導電性金属とを直鎖状に結合した分子ワイヤーの側面に、前記共役オリゴマーに結合する少なくとも１個の高度に分岐した有機分子鎖を有し、前記有機分子鎖のそれぞれの分岐末端に導電性金属からなるゲート電極を備えた三端子素子の分子トランジスタである。 - 特許庁

In an output circuit 120 which has an output step prepared by connecting two output transistors in series between two electric power source voltage terminals and outputs the signal supplied to the gate signal generation circuit 210 of the liquid crystal panel, one or more transistors Q1, Q3 are further connected in series between two output transistors Q2, Q4 and voltage applied between drain and source is reduced.例文帳に追加

２つの電源電圧端子間に２つの出力トランジスタが直列に接続されてなる出力段を有し、液晶パネルのゲート信号生成回路（２１０）へ供給する信号を出力する出力回路（１２０）にて、２つの出力トランジスタ（Ｑ２，Ｑ４）間にさらに１または２以上のトランジスタ（Ｑ１，Ｑ３）を直列に接続して、ドレイン・ソース間に印加される電圧を減少させる。 - 特許庁

A pixel electrode arranged in a pixel portion is formed on an interlayer insulation film made of an organic insulator material, and is connected to the pixel TFT through an opening bored at least in a protective insulation film that is provided above a gate electrode of the pixel TFT and is made of an inorganic insulator material and in the interlayer insulation film formed on the insulation film in close contact therewith.例文帳に追加

画素ＴＦＴはＬＤＤ構造として、画素部に設ける画素電極は、有機絶縁物材料からなる層間絶縁膜上に形成され、少なくとも、画素ＴＦＴのゲート電極の上方に設けた無機絶縁物材料から成る保護絶縁膜と、該絶縁膜上に密接して形成された該層間絶縁膜とに設けられた開孔を介して、前記画素ＴＦＴに接続している。 - 特許庁

The method for forming contact holes regardless of the coarseness and denseness of the gate electrode forming region comprises the steps of: depositing a BPSG film 4 on a semiconductor wafer on which transistors are formed; leveling the BPSG film; depositing an insulation film 5 on the BPSG film; and forming contact holes 8 extending to the semiconuctor wafer on the BPSG film and the insulation film.例文帳に追加

ゲート電極形成領域が疎な場合と密である場合があるとき、トランジスタが形成された半導体基板上にＢＰＳＧ膜４を堆積する工程と、ＢＰＳＧ膜を平坦化する工程と、ＢＰＳＧ膜上に絶縁膜５を堆積する工程と、ＢＰＳＧ膜および絶縁膜に半導体基板に達するコンタクトホール８を形成する工程と、を備えることを特徴とするコンタクトホールの形成方法を提供する。 - 特許庁

A crystal defect caused by the implantation of a fluorine ion can be recovered to decrease the leak level of the p-channel MOS transistor and a fluctuation in the leak by the steps of implanting a fluorine ion for forming the fluorine ion implantation region, implanting ion for forming a p-tyep LDD6, and heat treating before forming side walls of gate electrodes 3, 23 at temperatures not less than 900°C.例文帳に追加

フッ素イオン注入領域形成用のフッ素イオン注入、ｐ型ＬＤＤ６形成用のイオン注入後で、かつ、ゲート電極３，２３のサイドウォールの形成前に９００℃以上の熱処理を行うことにより、フッ素イオン注入による結晶欠陥を回復することが出来，その結果ｐチャネル型ＭＯＳトランジスタのリークレベルを低くすることができ，かつリークのばらつきも小さくできる。 - 特許庁

The surface layer 116 includes a first surface layer 118 formed so as to include a portion overlapping with the transfer electrode 120, and a second surface layer 117 having no overlap with the transfer gate electrode 120 and adjoining the first surface layer 118, and p-type impurity concentration in the second surface layer 117 is higher than the p-type impurity concentration in the first surface layer 118.例文帳に追加

表面層１１６は、Ｘ軸方向において、転送ゲート電極１２０と重なる部分を含み形成された第１表面層１１８と、転送ゲート電極１２０と重なりを有さず、且つ、第１表面層１１８に隣接する第２表面層１１７とを含んでなり、第２表面層１１７におけるｐ型の不純物濃度が、第１表面層１１８におけるｐ型の不純物濃度よりも高い。 - 特許庁

In the image display apparatus for displaying image signals on a liquid crystal panel by driving switching elements by gate drivers 141, 142 for sending scanning line driving signals to a plurality of arrayed scanning lines and source drivers 131, 132 for sending image signals to a plurality of signal lines arrayed so as to intersect with respective scanning lines, the liquid crystal panel 150 is divided into a plurality of display areas.例文帳に追加

複数本配列された走査線に走査線駆動信号を送るゲートドライバ１４１、１４２と、その走査線に交差するように複数本配列された信号線に映像信号を送るソースドライバ１３１、１３２とによってスイッチング素子を駆動させ画像信号を液晶パネル１５０に表示する画像表示装置において、液晶パネル１５０は、複数の表示領域に分割されている。 - 特許庁

The vibratory submersible cleaning machine comprises an on-off discharge gate 4 provided on one side, a cleaning frame 3 housing cleaning liquid and the work, a vibrating motor 12 which is mounted on the cleaning frame 3 and cleans the work by vibrating the cleaning liquid and the work, a spring 2 supporting the vibrating motor 12 and the cleaning frame 3, and a base 1 supporting the spring 2.例文帳に追加

一面に開閉可能な排出ゲート４を備え、且つ洗浄液及び工作物を収容する洗浄フレーム３と、この洗浄フレーム３に取り付けられて前記洗浄液及び工作物を振動して工作物を洗浄する振動モーター１２と、この振動モーター１２と前記洗浄フレーム３を支持するバネ２と、このバネ２を支持するベース１とからなる振動式水中洗浄機である。 - 特許庁

A pulse signal generator includes a comparator 17 which detects that an average DC voltage value Vduty of a clock signal CLK exceeds a predetermined reference value VR, and forms a first state signal Din representing such a state; and a logic circuit comprising a D flip-flop circuit 18 which outputs a clock signal CLK being blocked after the first state signal Din rises, and a NAND gate circuit 14.例文帳に追加

クロック信号ＣＬＫの平均の直流電圧値Ｖｄｕｔｙが所定の基準値ＶＲを超えたことを検出してこのことを表す第１の状態信号Ｄｉｎを形成する比較器１７と、第１の状態信号Ｄｉｎが立ち上がった後にブロックしていたクロック信号ＣＬＫを出力するＤフリップフロップ回路１８及びナンドゲート回路１４からなる論理回路とを有する。 - 特許庁

The power amplifying stage is constituted of high side and low side Nch power amplification transistors 7, 8 with common substrate potential and power supply voltage VDDG of an inverter 5 which controls gate voltage of the high side power amplification transistor 7 is set as voltage higher than power supply voltage VDDout of the power amplification transistor 7 by more than threshold voltage in consideration of a substrate bias effect of the power amplification transistor 7.例文帳に追加

電力増幅段を共通の基板電位のハイサイドおよびローサイドのＮｃｈの電力増幅トランジスタ７，８で構成し、ハイサイドの電力増幅トランジスタ７のゲート電圧を制御するインバータ５の電源電圧ＶＤＤＧを、その電力増幅トランジスタ７の電源電圧ＶＤＤoutよりも、その電力増幅トランジスタ７の基板バイアス効果を加味したしきい値電圧以上だけ高い電圧に設定する。 - 特許庁

The outer circumferential dielectric strength part equipped with field plates is so structured that Zener diode groups 18a to 18e are arranged at a straight part B1 in order from a cell part to the outer circumference, and connected stepwise from a field plate 17a which is electrically connected to a gate electrode of the cell to a field plate 17g which is electrically connected to a semiconductor substrate 1.例文帳に追加

フィールドプレートが備えられた外周耐圧部において、直線部Ｂ１では、セル部から外周に向かう方向で複数のツェナーダイオード群１８ａ〜１８ｅが順に配置され、セル部のゲート電極に電気的に接続されたフィールドプレート１７ａから半導体基板１に電気的に接続されたフィールドプレート１７ｇとの間でツェナーダイオード群１８ａ〜１８ｅが階段状に接続されている構造とする。 - 特許庁

This device comprises a semiconductor substrate including a memory transistor region and a selection transistor region, a word line arranged on the memory transistor region of the semiconductor substrate, first and second selection lines arranged on the selection transistor region of the semiconductor substrate, a tunnel insulating film interposed between the word line and the semiconductor substrate and a selection gate insulating film interposed between the first and second selection lines and the semiconductor substrate.例文帳に追加

この装置は、メモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板、半導体基板のメモリトランジスタ領域上に配置されるワードライン、半導体基板の選択トランジスタ領域上に配置される第１及び第２選択ライン、ワードラインと半導体基板との間に介在されるトンネル絶縁膜及び第１及び第２選択ラインと半導体基板との間に介在される選択ゲート絶縁膜を含む。 - 特許庁

The semiconductor device manufactured by this manufacturing method comprises an active region including a high-voltage element region and a low-voltage element region, a semiconductor substrate 100 defined as an inactive region, an element isolation film 110 formed on the inactive region of the semiconductor substrate 100, and a gate oxide film 120 formed on the high-voltage region of the semiconductor substrate so that it has a uniform thickness.例文帳に追加

本発明の製造方法により製造された半導体素子は、高電圧素子領域と低電圧素子領域とを含む活性領域と、不活性領域とで定義される半導体基板と、前記半導体基板の不活性領域に形成される素子分離膜と、前記半導体基板の高電圧素子領域上に均一な厚さを有するように形成されるゲート酸化膜とを含む。 - 特許庁

In a downstream token sorting device 34, a large-diameter token slide contact part 520 in a notch 514 of a gate plate 302 is located higher than the upper end of a small-diameter token.例文帳に追加

下流側メダル選別装置３４において、ゲートプレート３０２の切欠き５１４の大径メダル摺接部５２０が小径メダルの上端よりも高く位置しているので、スロットマシンに使用するメダルとして直径が３０mmの大径メダル７０１を選択した場合、メダル投入口７２に投入された小径メダルは、メダルブロッカ２５１により上部が切欠き５１４から押し出され、ゲートプレート３０２の傾斜壁部５１５へ倒され、転送レール部５１１から脱落する。 - 特許庁

The separation between the region 46 and the region 48 are conducted by the part under the gate electrode 45 of an n-well 43 and the region 47.例文帳に追加

ゲート電極４５と、ｎ^＋型のソース領域４６及びドレイン領域４８と、ソース近傍ｐ型領域４７とからなる増幅用ＭＯＳＦＥＴは、ソース近傍ｐ型領域４７がゲート電極４５の下方の基板位置においてドレイン領域４８と接触しておらず、また、ソース領域４６とドレイン領域４８との分離は、ｎウェル４３のゲート電極４５の下方の部分と、ソース近傍ｐ型領域４７とにより行われている。 - 特許庁

A radio communication processing unit 110 performs radio communications with a ticket medium exposed to a radio-communicable communication area, a CPU 60 performs ticket examination processing based on information read from the ticket medium by radio communication, and an issuing unit 68 issues a certificate necessary for refund based on that the CPU 60 determines permission of passage through a ticket gate passage.例文帳に追加

無線通信処理ユニット１１０により無線通信可能な通信エリアに翳された券媒体との間で無線通信を行い、ＣＰＵ６０により無線通信により券媒体から読み取った情報に基づいて改札処理を行い、ＣＰＵ６０が改札通路の通行を許可すると判定したのに基づき発行ユニット６８により払戻に必要な証明書を発行することを特徴とする。 - 特許庁

The filter & voltage/current conversion circuit comprises: an output MOSFET where the output signals of a differential amplifier circuit to the input of which a bias voltage is supplied are supplied to a gate; a resistor element provided to the drain of the output MOSFET; and a capacitor provided between the drain of the output MOSFET and the other input of the differential amplifier circuit.例文帳に追加

上記フィルタ＆電圧−電流変換回路は、一方の入力にバイアス電圧が供給された差動増幅回路の出力信号がゲートに供給された出力ＭＯＳＦＥＴと、上記出力ＭＯＳＦＥＴのドレインに設けられた抵抗素子と、上記出力ＭＯＳＦＥＴのドレインと上記差動増幅回路の他方の入力との間に設けられたキャパシタとで構成される。 - 特許庁

The AND gate 104 controls a selector 103 to deliver an I/Q signal outputted from the hexadecagonal clipping means 101 selectively when a signal indicating that clipping is performed is received from the hexadecagonal clipping means 101, and to deliver an I/Q signal outputted through a timing regulator 102 selectively when a signal indicating that clipping is not performed is received.例文帳に追加

アンドゲート１０４は、１６角形クリッピング手段１０１からクリップ処理を行ったことを示す信号を受けたときには、１６角形クリッピング手段１０１から出力されるＩ／Ｑ信号を選択して出力し、クリップ処理を行わなかったことを示す信号を受けたときには、タイミング調整器１０２を介して出力されるＩ／Ｑ信号を選択して出力するように、セレクタ１０３を制御する。 - 特許庁

This integrated circuit device is composed of a bus, at least two units connected with the bus and a monitoring circuit 150 configured to monitor transactions between at least two units through the bus and store transaction information in the FPGA (Field Programmable Gate Array) embedded memory 151 and store bus monitoring information in the FPGA embedded memory at an FPGA design step during SoC design.例文帳に追加

本発明の集積回路装置はバスと、バスと連結された少なくとも二つの装置と、バスを通じた少なくとも二つの装置の間のトランザクションを観察し、トランザクション情報をＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）エンベデットメモリに貯蔵するモニタリング回路とを含み、ＳｏＣ設計の時、ＦＰＧＡ設計段階でＦＰＧＡエンベデットメモリにバスモニタリング情報を貯蔵することができる。 - 特許庁

Relating to the drive voltage to supply to the driver for driving a liquid crystal display panel, equipped with source lines, gate lines and a common electrode, the source voltage and the common voltage are not maintained to the desired voltage through all the selection periods, but rather is maintained to a desired voltage in a period prior to, but including the end of the selection period.例文帳に追加

ソース線、ゲート線およびコモン電極を備えた液晶表示パネルを駆動するドライバに供給する駆動電圧に関して、選択期間における全期間において、ソース電圧およびコモン電圧を所望の電圧に維持するのではなく、選択期間の終了時を含む期間であって選択期間の終了時よりも前の所定期間において、ソース電圧およびコモン電圧を所望の電圧に維持するようにする。 - 特許庁

The LCD gate driver circuit uses switching element pairs comprising a plurality of PMOS switching elements connected in parallel and a plurality of NMOS switching elements connected in parallel, and drives one switching element pair with one control signal to define pixel states and other auxiliary switching element pairs (n) with respective different bias signals to adjust driving currents of pixels.例文帳に追加

上記課題を解決するために、複数個の並列に接続されたＰＭＯＳのスイッチング素子と複数個の並列に接続されたＮＭＯＳから構成されたスイッチング素子ペアを用い、１つは制御信号によって駆動して画素状態を規定し、その他の補助スイッチング素子ペアｎはをそれぞれ異なるバイアス信号によって駆動して画素の駆動電流を調整するＬＣＤゲートドライバ回路とする。 - 特許庁

In detecting defects in a TFT array on a TFT substrate by applying a voltage to the TFT array and detecting secondary electrons obtained by irradiation with an electron beam, the voltage pattern of applying the voltage to the source and/or the gate of the TFT is set to such characteristics parameters as increase a leak current due to an internal leak in the TFT depending on the voltage level and/or the timing of application.例文帳に追加

ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、電子線照射により得られる二次電子を検出してＴＦＴアレイの欠陥を検出するＴＦＴアレイの欠陥検出において、ＴＦＴのソースおよび／又はゲートへの電圧を印加する電圧パターンにおいて、電圧値および／又は印加時期によってＴＦＴの内部リークによるリーク電流を増加させる特性パラメータに設定する。 - 特許庁

The power conversion device has: a three-phase inverter constituted to form each phase by output from at least one unit inverter 1 for obtaining a single-phase AC output from a DC power supply 11; control means 5 for controlling output voltage by giving gate pulse to each phase of the three-phase inverter; and current detection means 3 for directly or indirectly detecting each output current of the unit inverters 1.例文帳に追加

直流電源１１から単相交流出力を得る少なくとも１台の単位インバータ１の出力で各相を形成するように構成した３相インバータと、この３相インバータの各相にゲートパルスを与えて出力電圧を制御する制御手段５と、単位インバータ１の各々の出力電流を直接または間接的に検出する電流検出手段３で構成する。 - 特許庁

A semiconductor memory device includes an insulating film of high dielectric constant has first and second impurity regions formed on a semiconductor substrate, an insulating film, formed in contact with the first and the second impurity regions on the semiconductor substrate from among at least one among Hf silicate, Zr silicate, Y silicate or lanthanum-based metal silicate, and a gate electrode layer formed on the insulating film.例文帳に追加

半導体基板にそれぞれ形成された第１及び第２不純物領域と、半導体基板上に第１及び第２不純物領域とそれぞれ接して形成され、Ｈｆシリケート、Ｚｒシリケート、Ｙシリケートまたはランタン系金属シリケートのうち少なくとも何れか一つの物質を含む絶縁膜と、絶縁膜上に形成されたゲート電極層と、を含む高誘電率の絶縁膜を含む半導体メモリ素子。 - 特許庁

The organic semiconductor device is equipped with an organic semiconductor layer, where carriers are high in mobility and which is pinched between a source electrode and a drain electrode and a gate electrode composed of, at least two intermediate electrode pieces which are enveloped in the organic semiconductor layer and arranged on, at least, two planes provided between the source electrode and the drain electrode juxtaposed as separate from each other.例文帳に追加

有機半導体素子はソース電極及びドレイン電極間に挟持されかつキャリア移動性を有する有機半導体層を備え、さらに、有機半導体層に包埋されかつソース電極及びドレイン電極間に離間して並設された少なくとも２つの平面の各々に配置されかつ膜厚方向において配置された少なくとも２つの中間電極片からなるゲート電極を有する。 - 特許庁

By means of the semiconductor device obtained by significantly improving the performance of a buried channel semiconductor device by suppressing the channel leakage current of the buried channel MOSFET and its manufacturing method, a semiconductor integrated circuit device which is excellent in performance is constituted by building the buried channel MOSFET optimized in channel-surface concentration profile by a manufacturing method using a new gate oxide film forming method.例文帳に追加

埋め込みチャネル型ＭＯＳＦＥＴのチャネルリーク電流を抑制し、埋め込みチャネル型半導体装置のパフォーマンスを著しく向上させた半導体装置とその製造方法、でチャネル表面濃度プロファイルを最適化した埋め込みチャネル型ＭＯＳＦＥＴを新しいゲート酸化膜形成方法を用いた製造方法で構築し、パフォーマンスに優れた半導体集積回路装置を構成するものである。 - 特許庁