「Gate」に関連した英語例文の一覧と使い方(863ページ目) - Weblio英語例文検索

Only a trailing edge is delayed only by two delay buffer steps from each input signal by supplying an OR output between a chip specification signal and a write display signal to the circuit 1, a glitch is removed by generating an OR output between an output of an address decoder 3 and an output signal from the OR gate 203 and the OR output is supplied to the write/read control terminal of the storage element 4.例文帳に追加

そして、チップ指定信号と書き込み表示信号との論理和出力をライトパルス生成回路１に供給することで立ち下がりエッジのみ各入力信号よりディレイバッファ２段分だけ遅延させると共に、アドレスデコーダ３の出力とＯＲゲート２０３の出力信号との論理和出力を生成することで、グリッジを除去し、この出力を記憶素子４の書き込み／読み出し制御端子に供給する。 - 特許庁

To provide an EPROM device which can improve datagram retention property in a single poly OTP (one time programmable) cell, and prevent leak of electron charged at a floating gate, and provide a semiconductor device which can secure the datagram retention property in the single poly OPT cell, and HCI and insulating properties in a transistor constituting a main chip in other regions except OTP cell region simultaneously, and its manufacturing method.例文帳に追加

シングルポリＯＴＰセルにおけるデータリテンション特性を向上させ、フローティングゲートに荷電された電子の漏れを防止できるＥＰＲＯＭ素子と、シングルポリＯＴＰセルにおけるデータリテンション特性を確保すると同時に、ＯＴＰセル領域を除いた他の領域でメインチップを構成するトランジスタにおけるＨＣＩ特性及び絶縁特性を確保できる半導体素子及びその製造方法を提供する。 - 特許庁

This output circuit has a level conversion circuit including a VDDH-ΔV amplitude generation circuit 3, a Vref=ΔV generation circuit 4, a VDDL-ΔV amplitude generation circuit 5, etc., and improves driving force because the levels of nodes N1 and N2 become equal to ΔV=VDDH-VDDL and the gate bias of PMOS transistors Qp1 and Qp2 can become the largest.例文帳に追加

ＶＤＤＨ−ΔＶ振幅生成回路３、Ｖｒｅｆ＝ΔＶ生成回路４、ＶＤＤＬ−ΔＶ振幅生成回路５などを含むレベル変換回路を有する出力回路であって、ＰＭＯＳトランジスタＱｐ１，Ｑｐ２がオンするとき、ノードＮ１，Ｎ２のレベルがΔＶ＝ＶＤＤＨ−ＶＤＤＬに等しくなり、ＰＭＯＳトランジスタＱｐ１，Ｑｐ２のゲートバイアスを最大に取ることができるので、駆動力の向上が図れる。 - 特許庁

To provide a technique which increases a speed of write/read of an element and improves a fresh characteristic of the element by designing the semiconductor element so as to form a recess channel area and a fin type channel area on its lower portion, especially, utilizing an island type recess gate mask exposing a predetermined active area and an element separating structure adjacent to it, concerning a semiconductor element and its manufacturing method.例文帳に追加

半導体素子及びその製造方法に関し、特に所定の活性領域とこれと隣接した素子分離構造を露出するアイランド型リセスゲートマスクを利用してリセスチャンネル領域とその下部にフィン型チャンネル領域を形成するよう半導体素子を設計することにより、素子の書込み及び読取り速度を向上させることができ、素子のリフレッシュ特性を改善することができる技術を提供する。 - 特許庁

Since the outer layer 16 is formed by injecting a second resin into a second cavity formed by arranging the inner layer 14 with an unnecessary gate part removed therefrom after molding in a second die of a size larger than that of the first die with the core kept inserted therein, disfigurement of the multilayer injection-molded product never occurs, and separation of the inner layer from the outer layer in a boundary part hardly occurs.例文帳に追加

外層１６は、成形後に不要なゲート部分を除去した内層１４を、コアを挿入した状態のまま第１金型よりも大きいサイズの第２金型内に配置して形成した第２キャビティ内に、第２樹脂を射出することによって形成されるため、多層射出成形品の美感が損なわれてしまうことがなく、しかも境界部分での内層と外層との分離が生じにくい。 - 特許庁

In the vertical organic transistor in which at least a first electrode (drain electrode) 2, a first semiconductor layer 3, a comb or mesh second electrode (gate electrode) 4, a second semiconductor layer 5 and a third electrode (source electrode) 7 are sequentially provided on a substrate 1, the first semiconductor layer 3 is made of inorganic semiconductor material, and the second semiconductor layer 5 is made of an organic semiconductor material.例文帳に追加

基板１上に、少なくとも、第一の電極（ドレイン電極）２、第一の半導体層３、櫛状又はメッシュ状の第二の電極（ゲート電極）４、第二の半導体層５、及び、第三の電極（ソース電極）７を順次有する縦型有機トランジスタにおいて、前記第一の半導体層３を無機半導体材料で構成し、そして、前記第二の半導体層５を有機半導体材料で構成する。 - 特許庁

The device is provided with a bias circuit which includes an adjustment resistance adjustable in resistance with an applied current and supplies the bias voltage of the gate of an active field-effect transistor and an auxiliary field-effect transistor which is formed on the same semiconductor substrate with the active transistor in the same process, and a saturated drain current is supplied from the auxiliary field-effect transistor as the applied current to the adjustment resistance.例文帳に追加

印加電流に応じて抵抗値が調整できる調整抵抗を含み能動電界効果トランジスタのゲートのバイアス電圧を供給するバイアス回路と、前記能動トランジスタと同じ半導体基板に同じプロセスで形成された補助電界効果トランジスタとを設け、この補助電界効果トランジスタからの飽和ドレイン電流を前記印加電流として、調整抵抗に供給する。 - 特許庁

In the method for simultaneously forming the contact holes on a gate electrode on the Si active layer and via an insulating SiO_2 film, oxide films that are left in the irregularities of the Si active layer are removed effectively, by subsequently performing sputter etching by Ar gas with a sputtering device and continuously performing sputtering deposition after performing reactive ion etching by a fluorine gas system and wet etching by a buffered hydrofluoric acid.例文帳に追加

Ｓｉ活性層上、及び絶縁ＳｉＯ_２膜を介してゲート電極上にコンタクト孔を同時に形成する方法において、フッ素ガス系による反応性イオンエッチング及びバッファードフッ酸によるウェットエッチングの後に、引き続いてスパッタ装置によりＡｒガスによるスパッタエッチング、及びスパッタ成膜を連続して行うことにより、Ｓｉ活性層の凹凸部に残留する酸化膜を効果的に除去する。 - 特許庁

The memory element 1 has the carbon nano-peapod 13 made of a single-layer carbon nano-tube containing fullerene molecules, and the carbon nano-peapod 13 is mounted on an insulating layer 121 laminated on a back gate electrode 11, and connected to a source electrode 14a and a drain electrode 14b provided at a predetermined distance, thereby constituting a memory cell such that the fullerene molecules hold memory information.例文帳に追加

メモリ素子１は、フラーレン分子を内包した単層カーボンナノチューブからなるカーボンナノピーポッド１３を有し、前記カーボンナノピーポッド１３が、バックゲート電極１１上に積層された絶縁層１２１上に載置されると共に、所定の距離離間して設けられたソース電極１４ａ及びドレイン電極１４ｂに接続され、前記フラーレン分子が、メモリ情報を保持するメモリセルとなるように構成されている。 - 特許庁

To provide an MOS transistor having a high drain breakdown voltage, small capacitance between a drain-source region and a gate electrode, and a high junction breakdown voltage of a channel stop and a source-drain region formed under a field oxide film, which are impossible in a conventional MOS transistor having an LDD structure and having an intermediate breakdown voltage structure capable of controlling the drain breakdown voltage.例文帳に追加

本発明は、従来のＬＤＤ構造を有するＭ０Ｓ型トランジスタでは不可能であったドレイン耐圧が大きく、ドレイン・ソース領域とゲート電極間の容量が小さく、フィールド酸化膜下に形成されたチャネルストップとソース・ドレイン領域の接合耐圧の高い、しかもそのドレイン耐圧を制御することのできる中耐圧構造を有するＭＯＳ型トランジスタを提供することを目的とする。 - 特許庁

The thin film transistor comprises an insulating film 12 formed on a substrate 10, semiconductor layers 16a and 16b formed on an insulating film 14, a gate electrode 18, a source electrode 20 connected with the semiconductor layers, and a drain electrode 22 wherein the semiconductor layers 16a and 16b are formed such that electronic affinity decreases as they approach the insulating film 14 along the thickness direction thereof.例文帳に追加

本発明の薄膜トランジスタは、基板１０上に形成され、絶縁膜１２と、絶縁膜１４上に形成される半導体層１６ａ、１６ｂと、ゲート電極１２と、半導体層に接続されたソース電極２０と、ドレイン電極２２とを含んで構成され、半導体層１６ａ、１６ｂは、半導体層の厚さ方向に沿って絶縁膜１４に接近するにつれて電子親和力が小さく形成されている。 - 特許庁

This station work apparatus management system having the station work apparatus is constructed of a maintenance management means controlled by an operator maintaining and managing the station work apparatus by monitoring its driving condition and a summarization processing means controlled by an operator borrowing the station work apparatus from its possessor to operate it and performing predetermined summarization about ticket sales, the number of passers through a ticket gate and the like.例文帳に追加

駅務機器を所有し、かつ、その駅務機器の駆動状態を監視してその駅務機器を保守管理する者によって制御される保守管理手段と、前記駅務機器を所有する者からその駅務機器を借用してその駅務機器を運用し、乗車券の売上や改札通路の通過人数等の所定の集計処理を行う者によって制御される集計処理手段とからなる。 - 特許庁

A current supplied to the organic light emitting diode element connected to a drain electrode of the EL drive transistor is controlled by a voltage between a gate electrode and a source electrode of the EL drive transistor, and a body electrode BD provided to the EL drive transistor as a fourth electrode is earthed in such a manner that excessive carriers generated in a channel area are caused to escape from the drive transistor through the body electrode.例文帳に追加

前記ＥＬ駆動用トランジスタのゲートーソース間電圧により、前記駆動用トランジスタのドレイン電極に接続された有機発光ダイオード素子に供給する電流は、制御され、前記ＥＬ駆動用トランジスタに第４の電極として設けられたボディ電極ＢＤは、チャンネル領域に発生する余剰キャリアがボディ電極を介して駆動用トランジスタから逃げるように接地されている。 - 特許庁

At the examination place, a gate type reader 24 reads in a contactless state the analyte management number of the received analyte and a laboratory server 20 confirms that the sent analyte is the same as the received analyte according to the read analyte management number and the analyte management number of the analyte present when it is sent from a business office system 2 to an examination place system 6 through a network 4.例文帳に追加

検査所においては、受領した検体の検体管理番号をゲート型リーダ24により非接触で読み取り、ラボサーバ20において、読み取られた検体管理番号と営業所システム2からネットワーク4を介して検査所システム6に送信された発送時点において存在した検体の検体管理番号に基づいて発送された検体と受領した検体が一致していることを確認する。 - 特許庁

Two or more pixels, which include a photodiode for receiving light and generating optical charges, a transfer transistor connected to the photodiode for transferring the optical charges, and at least first and second plural storage capacitive elements for storing optical chargers, overflowing at the time of storage operation through the transfer transistor or an overflow gate, are arranged in one-dimensional or two-dimensional array in this constitution.例文帳に追加

光を受光して光電荷を生成するフォトダイオードと、前記フォトダイオードに接続され前記光電荷を転送する転送トランジスタと、前記転送トランジスタまたはオーバーフローゲートを介して蓄積動作時に前記フォトダイオードからあふれる光電荷を蓄積する少なくとも第１および第２の複数の蓄積容量素子と、を有する画素が一次元または二次元のアレイ状に複数個集積された構成とする。 - 特許庁

A control means supplies a first data potential (Vdata) to the first node and supplies an electric current to the drive transistor to set a voltage between the gate and the source of the drive transistor into a compensated voltage (Vth+Va) meeting the mobility of the drive transistor, and then, supplies a second data potential (Vdata+Voffset) decided depending on the first data potential to the first node.例文帳に追加

そして、制御手段は、第１に、前記駆動トランジスタのゲートとソースとの間の電圧を、当該駆動トランジスタの移動度に応じた補償後電圧（Ｖｔｈ＋Ｖａ）とするため、前記第１ノードに第１データ電位（Ｖｄａｔａ）を供給するとともに当該駆動トランジスタに電流を供給し、その後第２に、前記第１ノードに前記第１データ電位に応じて定められた第２データ電位（Ｖｄａｔａ＋Ｖｏｆｆｓｅｔ）を供給する。 - 特許庁

The non-volatile memory element has a plurality of memory transistors disposed on a semiconductor substrate with a NAND string, string selection transistors disposed at one-side ends of the plurality of memory transistors on the semiconductor substrate, ground selecting transistors disposed in other ends of the plurality of memory transistors on the semiconductor substrate, and a bit line electrically connected to the semiconductor substrate and to the gate electrode of the ground selecting transistor.例文帳に追加

本発明は、半導体基板上にＮＡＮＤストリングで配置された複数のメモリトランジスタと、複数のメモリトランジスタ一端の半導体基板上に配置されたストリング選択トランジスタと、複数のメモリトランジスタ他端の半導体基板上に配置された接地選択トランジスタと、半導体基板及び接地選択トランジスタのゲート電極に電気的に連結されたビットラインと、を備える不揮発性メモリ素子である。 - 特許庁

Prior to batch erasion, first voltage is applied to control gates 18 of all memory cells in a block to be erased, second voltage having polarity being reverse of the first voltage is applied to a second well, third voltage having the same polarity as the first voltage is applied to the first well, and write-in prior to erasion is performed by injecting electrons to a floating gate 16 by Fowler-Nordheim tunnel phenomenon.例文帳に追加

一括消去に先立って、消去すべきブロック内におけるすべてのメモリセルの制御ゲート１８に第１の電圧を印加し、第２のウェルには第１の電圧と反対の極性の第２の電圧を印加し、第１のウェルには第１の電圧と同じ極性の第３の電圧を印加して、ファウラーノーデハイムトンネル現象により浮遊ゲート１６に電子を注入することで消去前書き込みを行う。 - 特許庁

A charge/voltage conversion amplifier reads charge information as data in driving a detection element, reads a leak current component as data in not driving the detection element, performs a difference arithmetic operation between the charge information and the leak current component to calculate difference data, and performs addition/subtraction corresponding to gate lines G1-G10 as drive lines for driving the detection element when performing the difference arithmetic operation.例文帳に追加

電荷電圧変換アンプは、検出素子を駆動させたときのデータである電荷情報を読み出し、検出素子を駆動させないときのデータであるリーク電流成分を読み出し、その電荷情報と、リーク電流成分との差分演算を行って差分データを求め、その差分演算を行う際に、検出素子を駆動させる駆動ラインであるゲートラインＧ１〜Ｇ１０に応じた加減算を行う。 - 特許庁

The automatic ticket gate 3 with the face collating function is equipped with a passage control means of controlling whether the user can be passed to the charged facilities according to the collation result of the face collating means of collating the face data of the user with the face collation data received from the face collation database and the decision result of the use medium discrimination means of discriminating the use medium that the user carries.例文帳に追加

顔照合機能付き自動改札機３は、前記顔照合データベースから顔照合データを受信した顔照合データと前記利用者の顔データとの照合を行う顔照合手段の照合結果と、前記利用者の所持する利用媒体を判別する利用媒体判別手段の判別結果によって有料施設への通行可否を制御する通行制御手段とを備えた。 - 特許庁

When a semiconductor device provided with at least an organic material film on a semiconductor substrate is etched to form a gate electrode, or the organic material film is etched, or when the dimension of a resist mask pattern is adjusted, a process wherein the organic material film is etched by using an etching gas atmosphere containing oxygen-contained gas, chlorine- contained gas and bromine-contained gas, is contained, thereby solving the problem.例文帳に追加

半導体基板上に少なくとも有機材料膜を有する半導体装置をエッチングしてゲート電極を形成し、又は有機材料膜をエッチングするにあたり、若しくはレジストマスクパターンの寸法を調整するにあたり、酸素含有ガスと塩素含有ガスと臭素含有ガスとを含むエッチングガス雰囲気を用いて、この有機材料膜をエッチングする工程を含むことにより、上記課題を解決する。 - 特許庁

The differential amplifier includes: first and second transistors the source terminals of which are connected to each other at a first common node; a first common current source connected to the first common node; and an in-phase signal input terminal for inputting, to the first common node, an in-phase signal with respect to first and second input signals inputted to gate terminals of the first and second transistors.例文帳に追加

差動増幅器において、第１の共通ノードにおいて互いにソース端子が接続された第１及び第２のトランジスタと、前記第１の共通ノードに接続された第１の共通電流源と、前記第１の共通ノードに、前記第１及び第２のトランジスタのゲート端子に入力される第１及び第２の入力信号に対する同相信号を入力する同相信号入力端子とを備える。 - 特許庁

In addition to a surface P+ pinning layer 7 on a photodiode surface and a surface P- region 12 directly below a transfer gate electrode 10, a surface p- region 11 is formed therebetween on an overlapping region of the photoelectric conversion and accumulation section 4 to form an electric field directed from the surface P- region 11 on an overlapping region surface to a drain region through the surface P- region 12.例文帳に追加

フォトダイオード表面の表面Ｐ＋ピンニング層７と、転送ゲート電極１０下の表面Ｐ−領域１２に加えて、これらの間で光電変換蓄積部４のオーバーラップ領域上に表面Ｐ−領域１１を形成することにより、このオーバーラップ領域表面の表面Ｐ−領域１１から表面Ｐ−領域１２を介してドレイン領域に向かう電界を形成している。 - 特許庁

A quantum state generating device is equipped with an input means of inputting two particles e^+ and e^- having no correlation in a 2-qubit system that represents one qubit by using one particle passing through one of two paths without fail and a quantum gate which generates and outputs a bell state asymptotically with a probability of 1 and uses an interferometer carrying out a measurement accompanied by no reciprocal action.例文帳に追加

量子状態生成装置に、二本の経路のどちらか一方を必ず通る一個の粒子を使って一個のｑｕｂｉｔを表現する２−ｑｕｂｉｔ系において、相関の無い二粒子ｅ^＋、ｅ^−を入力する入力手段と、漸近的に確率１でＢｅｌｌ状態を生成して出力する、相互作用を伴わない測定を実行する干渉計を用いた量子ゲートとを備える。 - 特許庁

The amplification apparatus having a carrier amplifier and peak amplifier for amplifying an input signal to be outputted as an output signal includes a comparator for comparing a potential difference between both edges of a resistor disposed in a gate bias circuit of the peak amplifier with a predetermined threshold value, and a failure detection circuit for outputting the signal for indicating whether or not the failure has occurred based on the signal outputted from the comparator.例文帳に追加

キャリア増幅器及びピーク増幅器を有し、入力信号を増幅して出力信号として出力する増幅装置において、ピーク増幅器のゲートバイアス回路に配置された抵抗の両端電位差を所定の閾値と比較する比較器と、この比較器から出力される信号に基づいて故障の有無を示す信号を出力する故障検出回路と、を備える増幅装置に関する。 - 特許庁

The seiconductor device comprises an electrode pad 12 formed on a semiconductor substrate 10, an external electrode 16 formed on the pad 12 so as to be electrically connected to the pad 12, a semiconductor element 24 formed on the substrate 10 under the electrode 16 through interlayer insulating films 20, 22, and a gate oxide film 26 of the semiconductor element 24 formed in standing off under an edge of the electrode 16.例文帳に追加

半導体基板１０上に形成された電極パッド１２と、電極パッド１２と電気的に接続されるように、電極パッド１２上に形成された外部電極１６と、外部電極１６の直下の半導体基板１０上に層間絶縁膜２０，２２を介して形成された半導体素子２４と、を含み、半導体素子２４のゲート酸化膜２６は、外部電極１６のエッジの真下を避けるように、形成された。 - 特許庁

The variable attenuation circuit has a signal attenuation part 400 having a MOSFET 411 for variable attenuation in serial with a signal line connecting a signal input terminal 404 with a signal output terminal 405, an attenuation amount control circuit part 401 which controls gate potential of the MOSFET 411 for variable attenuation to adjust an attenuation amount and a source bias circuit part 402 for providing the MOSFET 411 for variable attenuation with a source bias.例文帳に追加

信号入力端子４０４と信号出力端子４０５とを結ぶ信号ラインに直列に可変減衰用ＭＯＳＦＥＴ４１１を有する信号減衰部４００と、可変減衰用ＭＯＳＦＥＴ４１１のゲート電位を制御し減衰量を調整する減衰量制御回路部４０１と、可変減衰用ＭＯＳＦＥＴ４１１にソースバイアスを与えるためのソースバイアス回路部４０２とを有している。 - 特許庁

The compound objective lens 10 for an optical pickup device is formed by integrally molding first and second objective lens parts 1 and 2 by injection molding so that the first and the second objective lens parts 1 and 2 are disposed in parallel, wherein at least a part of an outer peripheral side surface S1 positioned on the side opposite to a gate 4 formed upon injection molding is formed as a tapered surface TP.例文帳に追加

光ピックアップ装置用の複合対物レンズ１０は、第１及び第２対物レンズ部１、２が並列的に配置されるように各対物レンズ部１、２を射出成形によって一体成形した光ピックアップ装置用の複合対物レンズであって、射出成形の際に形成されるゲート４と反対側に位置する外周側面Ｓ１の少なくとも一部をテーパー面ＴＰとしたことを特徴とする。 - 特許庁

The organic semiconductor thin-film transistor of a bottom gate/bottom contact type comprises a flattening layer 7 formed continuously between a source electrode 5 and a drain electrode 6 for moderating a height-level difference between both electrode ends, wherein the flattening layer 7 has control over crystal orientation, thereby forming an organic semiconductor layer over a predetermined portion of the top of the flattened source electrode, the flattening layer, and the drain electrode.例文帳に追加

ボトムゲート・ボトムコンタクト型の有機半導体薄膜トランジスタであって、ソース電極５とドレーン電極６との間に、両電極端の段差を平坦化するように連続的に設けられた平坦化層７をさらに備え、平坦化層７は、結晶配向規制力を有し、平坦化されたソース電極、平坦化層、およびドレーン電極の上部の所定部分に渡って有機半導体層が形成される。 - 特許庁

In order to erase data of a memory cell array 103 in which a plurality of memory cells where data can be written and erased electrically by a floating gate are arranged, there are provided a temperature detecting circuit 110 for detecting the temperature of a chip, a voltage conversion circuit 104 for varying erasure voltage supplied to the source of the memory cell, and a voltage conversion control circuit 111 for controlling the voltage conversion circuit.例文帳に追加

浮遊ゲートにより電気的にデータの書き込み、消去のできる複数のメモリセルを配列したメモリセルアレイ１０３のデータ消去を行うにあたり、チップの温度を検知する温度検知回路１１０と、メモリセルのソースに供給する消去電圧を変化させる電圧変換回路１０４と、電圧変換回路を制御する電圧変換制御回路１１１を備えることを特徴とする。 - 特許庁

The biosensor array has a substrate, a large number of the heaters arranged on the substrate in a matrix state, power wiring for feeding a current to the heaters, thin film transistors arranged in a matrix state corresponding to the heaters, gate wiring for applying a control signal to the thin film transistors and sensors which are formed at the positions corresponding to the heaters and the thin film transistors and carry DNA probes.例文帳に追加

基板と、該基板上にマトリクス状に配置した多数の加熱装置と、該加熱装置に電流を供給する電力配線と、該加熱装置に対応してマトリクス状に配列された薄膜トランジスターと、該薄膜トランジスターに制御信号を与えるゲート配線と、上記加熱装置及び該薄膜トランジスターに対応する位置にマトリクス状に形成されＤＮＡプローブを担持するセンサとを有することを特徴とするバイオセンサアレイ。 - 特許庁

A film obtained from the composition is useful as a hole injection layer in organic electronic devices, including electroluminescent devices such as, for example, organic light-emitting diode (OLED) displays, as a hole extraction layer in organic optoelectronics devices such organic photovoltaic devices, and in combination with metal nanowires or carbon nanotubes in applications such as drain, source, or gate electrodes in thin film field effect transistors.例文帳に追加

本発明の組成物から得られる膜は、例えば有機発光ダイオード（ＯＬＥＤ）ディスプレイ等のエレクトロルミネッセンスデバイスを含む有機エレクトロニクスデバイスにおける正孔注入層として、有機光電デバイス等の有機オプトエレクトロニクスデバイスにおける正孔引抜き層として、金属ナノワイヤーまたはカーボンナノチューブと組み合わせて薄膜電界効果トランジスタにおけるドレイン、ソースまたはゲート電極等の用途に有用である。 - 特許庁

This semiconductor device comprises a Lsi variation detection circuit 1 detecting the variance in gate length Lsi of formed MOS transistors, a comparison circuit 2 comparing output signals A, B of the Lsi variation detection circuit 1, and a potential control circuit 3 controlling a substrate potential of the MOS transistors in accordance with the output signal A of the Lsi variation detection circuit 1 and an output signal of the comparison circuit 2.例文帳に追加

この半導体装置は、形成されたＭＯＳトランジスタのゲート長Ｌｓｉのばらつきを検出するＬｓｉ変動検出回路１と、Ｌｓｉ変動検出回路１の出力信号Ａ，Ｂを比較する比較回路２と、Ｌｓｉ変動検出回路１の出力信号Ａおよび比較回路２の出力信号Ｃに応じてＭＯＳトランジスタの基板電位を制御する電位制御回路３とを含む。 - 特許庁

The embedding structure for a construction and method in which the structure such as the pipe passage opening/closing gate device having a concrete material filled outside is embedded in the mountain comprises filling a well flowable grout material around complicated-shape portions of the structure and filling a porous concrete in the lower part of the grout material and around other portions than the complicated-shape portions of the structure.例文帳に追加

管路開閉用ゲート装置等の構造物を、その外側にコンクリート材を充填して地山内に埋設するようにした構造物の埋設構造及び方法において、前記構造物のうち複雑形状の部位の周囲には流動性の良好なグラウト材を充填するとともに、該グラウト材の下部並びに前記構造物の複雑形状部以外の部位の周部にはポーラス状コンクリートを充填する。 - 特許庁

The nitride semiconductor device has a first nitride semiconductor layer and a second nitride semiconductor layer of a microcrystalline structure containing no aluminum on a substrate, and the gate electrode has a field plate portion which extends toward a drain in Schottky contact with the first nitride semiconductor layer exposed in a recessed portion formed by cutting part of the second nitride semiconductor layer or the second nitride semiconductor layer which is slightly left.例文帳に追加

基板上に、第１の窒化物半導体層と、アルミニウムを含まない微結晶構造の第２の窒化物半導体層とを備え、ゲート電極は、第２の窒化物半導体層の一部を切り欠き形成された凹部内に露出する前記第１の窒化物半導体層あるいはわずかに残した第２の窒化物半導体層にショットキ接触し、ドレイン側に延出するフィールドプレート部を備える。 - 特許庁

In the liquid crystal display which has a TFT substrate 1 and its facing substrate 2 with negative permittivity anisotropy liquid crystals 3 in between; the pixel electrodes 8 on the TFT substrate are displaced by the predetermined distance from the areas demarcated by the gate lines and data lines toward the edge of the substrate aligned by the alignment layer in a plan view of the TFT substrate.例文帳に追加

ＴＦＴ基板１と、対向基板２と、ＴＦＴ基板と対向基板に挟持された誘電率異方性が負である液晶３とを備える液晶表示装置において、ＴＦＴ基板に設けられた画素電極８は、それぞれ対応するゲートラインとデータラインで区画される領域から、ＴＦＴ基板を平面視した際における配向膜の配向処理の基端方向に所定距離だけ変位している。 - 特許庁

The signal processing circuit comprises a variable amplitude voltage signal generating circuit 4 for supplying a variable amplitude voltage signal whose amplitude varies in a given period to a gate electrode G, and a current/voltage converting circuit 3 for converting a current signal output from a drain electrode D into a voltage signal and outputting the voltage signal as a force variation indicating voltage signal whose phase varies with varying force.例文帳に追加

信号処理回路を、振幅が所定の周期で変化する振幅変化電圧信号をゲート電極Ｇに供給する振幅変化電圧信号発生回路４と、ドレイン電極Ｄから出力される電流信号を電圧信号に変換して該電圧信号を力の変化に応じて位相が変化する力変化表示電圧信号として出力する電流／電圧変換回路３とから構成する。 - 特許庁

The thin film transistor array substrate includes: a gate line and a data line to define a pixel area; a thin film transistor formed in the pixel area; a pixel electrode connected to the thin film transistor; and a common electrode positioned to oppose the pixel electrode and forming a closed aperture area for transmitting and shutting off light by a rotation of liquid crystal positioned within said aperture area.例文帳に追加

本発明に係る薄膜トランジスタアレイ基板は画素領域を定義するゲートライン及びデータラインと、前記画素領域内に形成された薄膜トランジスタと、前記薄膜トランジスタと接続された画素電極と、前記画素領域内に位置する液晶の回転により光を透過及び遮断する閉鎖型開口領域を間に置いて前記画素電極と対向する共通電極とを具備する。 - 特許庁

To provide a field programmable gate array (FPGA) capable of analyzing whether an instable state caused by a different timing in synthesis and mapping depends on a design error or mapping when evaluating an FPGA that does not comprise a spare cell for circuit correction.例文帳に追加

本発明はそれぞれ設定データにより内部機能が決まる複数のセル・ロジック・アレイ・ブロック（ＣＬＡＢ）が各ＣＬＡＢ間の信号の接続を切り替えるスイッチにより接続されたフィールド・プログラマブル・ゲート・アレイに関し，フィールド・プログラマブル・ゲート・アレイについて評価を行う時に，合成及びマッピングの度にタイミングが異なることによる不安定な状態が設計ミスなのかマッピングによるものかを解析することができることを目的とする。 - 特許庁

This feedback circuit to be used for a semiconductor device is constituted by serially connecting two or more loads to a signal input terminal, and a transistor is adopted to at least one of those loads, and a gate voltage adjusting circuit is assigned to at least one of those adopted transistors, and a feedback signal is outputted from the connection of the prescribed loads.例文帳に追加

本発明の帰還回路は、半導体装置に用いる帰還回路であって、信号入力端子に２以上の負荷を直列に接続して成り、上記複数の負荷の内の少なくとも１つの負荷にトランジスタを採用し、当該採用するトランジスタの内の少なくとも１つのトランジスタにゲート電圧調整回路を備え、所定の負荷同士の接続点から帰還信号を出力することを特徴とする。 - 特許庁

To provide a seal plate of a vacuum gate valve and a seal member used for the seal plate which can ensure stable sealing for a long period of time without fear of, for example, leakage or peeling of an adhesive in the central region, even if a concentrated load is applied to the central region which is supported by an axis in a bonded seal used in semiconductor equipment.例文帳に追加

半導体製造装置などに使用されるボンデッドシールにおいて、軸により支持された中心領域に集中的な荷重が作用したとしても、例えば、リーク漏れが生じたり、中心領域で接着剤が剥離したりする虞れもなく、長期に渡り安定したシール性を確保することのできる真空用ゲート弁におけるシールプレートおよびこのシールプレートに使用されるシール部材を提供する。 - 特許庁

When controlling active braking, a control unit CU suppresses opening of an out side gate valve 1 and performs pressure intensifying assist control for opening both flow-in valves 21, 22 for a predetermined period of time when switching from a condition in which active braking control is performed for only either of wheel cylinders WCFR, WCRL to a condition in which active braking control is performed for only the other of them.例文帳に追加

コントロールユニットＣＵは、能動制動制御時に、ホイールシリンダＷＣＦＲ，ＷＣＲＬの一方のみに対して能動制動制御を実行する状態から、他方のみに対して能動制動制御を実行する状態に切り替わる際には、アウト側ゲート弁１の開弁を抑えるとともに、両流入弁２１，２２を所定時間開弁させる増圧アシスト制御を実行する構成とした。 - 特許庁

A correlative likelihood calculation part 133 calculates correlation likelihood with second detection data based on the detection data information acquired by the detection data acquisition part 110 when the track consists of only first detection data, and calculates correlation likelihood with the detection data in the gate based on the estimated position of the track when the track consists of the first detection data and the subsequent detection data after the first detection data.例文帳に追加

相関尤度計算部１３３は、航跡が初探知データのみから構成される場合は、探知データ取得部１１０によって取得された前記探知データ情報に基づいて第二探知データとの相関尤度を計算し、航跡が初探知データ以降の探知データからも構成される場合は、航跡の予測位置に基づいて、前記ゲート内に入る探知データとの相関尤度を計算する。 - 特許庁

A display device includes: a luminous layer 413; a pair of electrodes 411, 414 sandwiching the luminous layer; a TFT driving the luminous layer 413 via the pair of electrodes 411, 414 and having source and drain electrodes 410, a gate electrode 406 and an active layer 409; and a scan electrode line 407, a signal electrode line 403 and a first insulating layer 404 which constitute a matrix wiring part.例文帳に追加

表示装置は、発光層４１３と、これを挟む一対の電極４０８、４１３と、一対の電極４０８、４１３を介して発光層４１３を駆動し、かつ、ソース電極及びドレイン電極４１０、ゲート電極４０６、及び活性層４０９を有するＴＦＴと、マトリックス配線部を構成する走査電極線４０７、信号電極線４０３、第１の絶縁層４０４とを有する。 - 特許庁

The semiconductor device has a MIS type field effect transistor having a silicon substrate (1), an insulation film (6) formed on the silicon substrate containing at least one of nitrogen and oxygen, and silicon, a metallic acid nitride film (7) formed on the insulation film containing at least one kind of a metallic atom of zirconium and hafnium, and a gate electrode (8) formed on the metallic acid nitride film.例文帳に追加

シリコン基板（１）と、前記シリコン基板上に形成され、窒素および酸素の少なくとも１種とシリコンとを含有する絶縁膜（６）と、前記絶縁膜上に形成され、ジルコニウムおよびハフニウムの少なくとも１種の金属原子を含む金属酸窒化膜（７）と、前記金属酸窒化膜上に形成されたゲート電極（８）とを具備するＭＩＳ型電界効果トランジスタを備える半導体装置である。 - 特許庁