「Layout-Design」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

To enable to design a semiconductor integrated circuit wherein dense arrangement of vias is automatically avoided and reliability is high, and reduce time and manhour necessary for layout design of a semiconductor integrated circuit.例文帳に追加

ビアの密集を自動的に回避した信頼性の高い半導体集積回路を設計でき、半導体集積回路のレイアウト設計にかかる時間と労力とを軽減すること。 - 特許庁

To provide an interference noise check device which performs an interference check in layout design of a substrate and does not require time and effort of input for the interference check in circuit design.例文帳に追加

基板のレイアウト設計時に干渉チェックを行えるようにし、回路設計時には干渉チェックのための入力の手間を必要としない干渉ノイズチェック装置を提供することにある。 - 特許庁

A suitable design condition obtained according to the equation enables a design capable of expanding the range of nip pressure limited by a layout of component elements of the sheet feeding method.例文帳に追加

この式に基づいて、適した設計条件を得ることで、シート搬送方法における構成要素のレイアウト上の制約によるニップ圧の範囲を拡大することができる設計が可能になる。 - 特許庁

The owner of the certificate of layout design may initiate an action beforethe Committee against any person who infringes his design by exploitingit without his consent inside the Kingdom.例文帳に追加

配置設計証明書の所有者は，この証明書を自己の同意なしに王国内で利用することにより侵害する者に対して委員会に訴えを起こすことができる。 - 特許庁

Any person using in trade a mark, industrial design or layout design of integrated circuits without the consent of the proprietor thereof shall be sentenced to three years of imprisonment, or a fine of up to five thousand leva shall be imposed on him. 例文帳に追加

標章，意匠又は集積回路の回路配置をそれらの所有者の同意を得ないで使用した者は，3年の拘禁に処せられるか，又は5,000レヴァ以下の罰金が科せられる。 - 特許庁

To realize efficient design and high quality by extracting elements to be adjacently arranged from elements information and connection information and systematically grouping the extracted elements in the layout design of an analog circuit.例文帳に追加

アナログ回路のレイアウト設計において、素子情報、接続情報から近接配置すべき素子を抽出し、グループ化をシステマティックに行い、設計の効率化、高品質化を実現する。 - 特許庁

To provide a variable print system etc., that unify and manage specifications used for layout design and variable text design, optimize the whole process, and improve reusability of programs.例文帳に追加

レイアウト設計及びバリアブルテキスト設計で使用する設計書を一元管理し、全体工程を最適化し、プログラムの再利用性を向上させるバリアブルプリントシステム等を提供する。 - 特許庁

To provide a pattern layout apparatus for liquid crystal display which can surely form a spacer at a necessary part by greatly shortening the design period and improving the design efficiency.例文帳に追加

設計期間が大幅に短縮し設計効率の向上を図って必要な部分に確実にスペーサの発生が可能な液晶表示装置用パターンレイアウト装置を提供する。 - 特許庁

To realize improvement in freedom of design layout and efficiency of a cooling design by shortening the length in the cooling direction in a power supply for magnetron drive.例文帳に追加

本発明はマグネトロン駆動用電源において、冷却方向の長さを短くし、設計レイアウトの自由度向上と、冷却設計の効率化を実現することを課題とするものである。 - 特許庁

To provide a method for forming a pattern layout for a liquid crystal display device, capable of shortening a design time while improving the design accuracy of an array pattern for the liquid crystal display device.例文帳に追加

液晶表示装置のアレイパターンの設計精度を向上できるとともに設計時間を短縮できる液晶表示装置用パターンレイアウトの作成方法を提供する。 - 特許庁

To provide an electronic apparatus and its control method, capable of preventing a snooze operation from being erroneously canceled and eliminating restrictions imposed on a layout design and on a decorative design.例文帳に追加

誤ってスヌーズ動作を解除してしまうことを防止でき、レイアウト設計やデザイン設計に与える制約をもなくすことができる電子機器およびその制御方法を提供する。 - 特許庁

To provide a system and so on which can design device layout through appearance design on the Internet and can three-dimensionally display each drawing in an optional mode.例文帳に追加

インターネット上で装置配置から外観デザインまでを一貫してデザイン可能であり、各図面について任意の形態で３次元表示することのできるシステム等を提供することを課題とする。 - 特許庁

To provide a front door structure that easily allow changes in the design and layout of an upper panel part, a diversified upper panel part, and has the upper panel part with a design that is highly appealing.例文帳に追加

上部パネル部のデザイン、レイアウトを簡単に変更でき、多様な上部パネル部を簡易に実現でき、また、訴求性に富んだデザインの上部パネル部を有するフロントドア構造の提供。 - 特許庁

To provide a semiconductor device having a reduced chip area, design equipment which can reduce the chip area, a layout design method, a program and a recording medium.例文帳に追加

本発明は、チップ面積を縮小した半導体装置、及びチップ面積を縮小することが出来る設計装置、レイアウト設計方法、プログラム及び記録媒体を提供することを課題とする。 - 特許庁

To provide a method for designing transistor size capable of remarkably reducing a design period unnecessary in simulation of circuit data in cell library cell design in the method for designing the transistor size in layout design of each cell of a cell library for semiconductor integrated circuit design.例文帳に追加

半導体集積回路設計用セルライブラリの各セルのレイアウト設計におけるトランジスタサイズ設計方法において、セルライブラリ用セル設計時に回路データでのシミュレーションが不要な、設計期間を大幅に短縮することができるトランジスタサイズ設計方法を提供する。 - 特許庁

To provide an indoor wiring design system, a central unit, an indoor wiring design method and a computer program for efficiently performing indoor wiring by using a wiring unit, and for efficiently performing data exchange between a layout design undertaker and a wiring design undertaker.例文帳に追加

配線ユニットを用いて効率よく屋内配線を行うことができ、間取り設計業者及び配線設計業者間のデータ交換を効率よく行うことができる屋内配線設計システム、中央装置、屋内配線設計方法及びコンピュータプログラムを提供する。 - 特許庁

To provide a design support device capable of reducing the man-hour of design verification and preventing mismatching in pin assignment between a logic circuit diagram and a designated component even when the pin assignment is changed as a result of circuit design and substrate layout design based on a precedently prepared logic circuit diagram.例文帳に追加

先行して作成された論理回路図に基づく回路設計や基板レイアウト設計の結果としてピンアサインが変更される場合であっても、設計検証の工数を削減することができ、論理回路図と指定部品とのピンアサインの不一致を防止できる設計支援装置を提供する。 - 特許庁

To provide a design method for a semiconductor integrated circuit allowing automatic correction of circuit information about a correction circuit into circuit information about a circuit wherein timing deterioration or wiring congestion is suppressed, along a cell layout of a mask layout design, in a short time.例文帳に追加

修正回路の回路情報をマスクレイアウト設計のセル・レイアウトに沿った、タイミング悪化や配線混雑の抑制された回路の回路情報に修正することが自動的に且つ短期間で可能となる半導体集積回路の設計方法を提供する。 - 特許庁

Each one of application for registration of layout design of integrated circuit can be used with only one layout design of integrated circuit and can be applied for in two languages, i.e., Lao or English. However, the application or documents made in English must be translated into Lao within 90 days from the application filing date whereas correct translation must be certified.例文帳に追加

出願書類一式は、1つの回路配置に対して提出し、ラオス語とタイ語の2ヶ国語で出願できる。しかし英語の出願書又は文書は出願日から90日以内に、翻訳証明書とともにラオス語に翻訳されねばならない。 - 特許庁

Article 23 Any act of manufacturing, transferring, leasing, displaying for the purpose of transfer or leasing, or importing products used solely for the purpose of imitating the registered layout-design in the course of trade shall be deemed to constitute infringement of a layout-design exploitation right or an exclusive exploitation right. 例文帳に追加

第二十三条　専ら登録回路配置を模倣するために使用される物を業として生産し、譲渡し、貸し渡し、譲渡若しくは貸渡しのために展示し、又は輸入する行為は、回路配置利用権又は専用利用権を侵害するものとみなす。 - 日本法令外国語訳データベースシステム

(c) that the applicant for an agency registration (or in the case of a juridical person, its representative officer) is an officer or employee of the business operator engaged in the creation, etc. of a layout-design (including those who have been an officer or employee of said business operator engaged in the creation, etc. of a layout-design in the past two years). 例文帳に追加

ハ　機関登録申請者（法人にあつては、その代表権を有する役員）が、回路配置創作等事業者の役員又は職員（過去二年間に当該回路配置創作等事業者の役員又は職員であつた者を含む。）であること。 - 日本法令外国語訳データベースシステム

To make it possible to decrease the errors of correction work after mask layout design of semiconductor integrated circuits and to execute the circuit correction after the mask layout design with the fewest possible number of masks.例文帳に追加

半導体集積回路のマスクレイアウト設計後の修正作業の誤りを減少させ、マスクレイアウト設計後の回路修正をできるだけ少ないマスク数で行なう事を可能とする半導体集積回路設計方法、及び半導体集積回路を提供する。 - 特許庁

A semiconductor integrated circuit layout design method comprises a process for storing a function TAP cell having a function inside and constituting a back bias function in a macro cell library used for layout design of the semiconductor integrated circuit.例文帳に追加

本発明は、半導体集積回路のレイアウト設計に用いられるマクロセルライブラリに、ファンクション機能を内部に備えた、バックバイアス機能を構成するためのファンクションＴＡＰセルを格納しておく工程を含む半導体集積回路レイアウト設計方法である。 - 特許庁

A method of improving an yield of semiconductor integrated circuit device comprises: a step of calculating a fault rate of a design rule based on multiple fault rates of corresponding multiple experimental design rule values and on the number of features in a layout of interest corresponding to the multiple experimental design rule values, respectively; and a step of correcting the layout of interest based on the fault rate of the design rule.例文帳に追加

本発明の半導体集積回路装置の歩留まり向上方法は、多数の実験デザインルール値に対応する多数の欠陥率と、関心レイアウト内で前記多数の実験デザインルール値各々に該当するフィーチャの数に基づいて前記デザインルールの欠陥率を算出し、前記デザインルールの欠陥率に基づいて関心レイアウトを修正することを含むことを特徴とする。 - 特許庁

From the stage of the layout routing processing, a wirable area rate is given to a region excluding existing wiring for an arbitrary unit area, and layout design is performed in consideration of timing and a process area rate.例文帳に追加

配置配線処理の段階から、任意の単位面積に対して既存配線を除いた領域に配線可能面積率を与えて、タイミングとプロセス面積率を考慮してレイアウト設計を行う。 - 特許庁

To provide a layout creation apparatus and method capable of verifying, during DRC layout verification, the inclusion relationship of diagrams for which a plurality of design criteria exist, and a method of producing semiconductor devices.例文帳に追加

ＤＲＣレイアウト検証時に、複数の設計基準が存在する図形の包含関係を検証できるレイアウト作成装置、レイアウト作成方法及び半導体装置製造方法を提供する。 - 特許庁

To provide a power supply structure of a water section equipment unit which can flexibly cope with arrangement of a feeder facility, plug connectors, and electrical apparatuses, and the like for free room layout design and a change of room layout.例文帳に追加

自由な間取り設計、間取り変更に対して、給電線の施設や差込接続器、電気機器の配設などについて柔軟に対応できる水回り設備ユニットの給電構造を提供する。 - 特許庁

A layout is executed at each HLB (steps S9 to S11) based on the divided timing constraint, and the data of the HLB whose the layout has been executed are connected so that flat physical design data can be generated (step S12).例文帳に追加

分割されたタイミング制約に基づいて、ＨＬＢごとにレイアウトを行い（ステップＳ９〜Ｓ１１）、レイアウト済みのＨＬＢのデータを結合してフラットの物理設計データを生成する（ステップＳ１２）。 - 特許庁

To provide a semiconductor device capable of increasing the number of wiring that can be formed in a predetermined region including a contact pad and having a pattern layout that can improve a degree of freedom in layout design.例文帳に追加

コンタクトパッドを含む所定領域内に形成できる配線数を増加させることができ、設計レイアウトの自由度を向上させることができるパターンレイアウトを有する半導体装置を提供する。 - 特許庁

A layout verification device for macro includes assumption means for assuming that a via contact is disposed in a terminal of macro and determination means for determining that relations between the via contact and in-macro layout violate a design rule.例文帳に追加

マクロ用レイアウト検証装置は、マクロの端子にビアコンタクトを配置したと仮定する手段と、ビアコンタクトとマクロ内レイアウトとの関係が設計規則に違反するか否かを判定する手段と、を具備する。 - 特許庁

To provide a method for layout and wiring capable of reducing the timing error caused by the discrepancy between the wiring capacitance estimated in designing of layout and wiring and the wiring capacitance after the layout is completed, and capable of reducing the design time.例文帳に追加

配置配線の際に見積もられた配線容量と、レイアウトが終了した時点で抽出された配線容量との誤差によって発生するタイミングエラーの低減化が図られて、設計時間を短縮することのできる配置配線方法を提供する。 - 特許庁

The automatic layout apparatus arranges and wires the cell layouts on the basis of a layout model, and the layout model is provided with the graphic information of the cell layouts which is necessary for wiring between cell layouts and the information on a wiring prohibited area 21 in which wiring is regarded as a design rule violation.例文帳に追加

自動レイアウト装置は、レイアウトモデルに基づいてセルレイアウトを配置及び配線するが、このレイアウトモデルは、セルレイアウト間の配線に必要なセルレイアウトの図形情報と、配線を設けるとデザインルール違反となる配線禁止領域２１の情報とを備えている。 - 特許庁

To provide a seven sift position automatic transmission capable of realizing forward seven shift position of short overall length and easy layout design.例文帳に追加

全長が短く、レイアウト設計が容易でありながら、前進７段化を実現することができる７速自動変速機を提供する。 - 特許庁

To provide an LSI layout design device for compensating a deviation in capacitance after process migration and to guarantee operation timing for each node.例文帳に追加

プロセスマイグレーション後の容量関係のずれを補正し、各ノードの動作タイミングを保証するＬＳＩレイアウト設計装置を提供すること。 - 特許庁

To achieve timing convergence without increasing TAT (Turn Around Time) in layout design of an LSI.例文帳に追加

ＬＳＩのレイアウト設計において、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）を増加させることなくタイミング収束を実現する。 - 特許庁

To provide a new heat engine cycle device which increases net thermal efficiency, reduces a size and is enabled in flexible layout design.例文帳に追加

正味熱効率を増大するとともに小型化及び柔軟なレイアウト設計が可能な新しい熱機関サイクル装置を提供する。 - 特許庁

At step S22, the layout design program determines the route having a length not longer than the maximum value and connecting the input terminal of a unit.例文帳に追加

ステップＳ２２において、レイアウト設計プログラムは、単位の入力端子を接続する、最大値以下の長さの配線の配置を決定する。 - 特許庁

To enhance the efficiency of a matching processing between a defect image obtained by a defect review device or the like and a layout image based upon design data.例文帳に追加

欠陥レビュー装置などで取得された欠陥画像と設計データに基づくレイアウト画像とのマッチング処理の効率向上を図る。 - 特許庁

(Step S2) A dummy pattern is inserted between design patterns of the division regions as shown in a division region enlarged view A of a layout pattern 1c.例文帳に追加

レイアウトパターン１ｃの分割領域拡大図Ａに示すように、分割領域の設計パターン間にダミーパターンを挿入する（ステップＳ２）。 - 特許庁

According to this, even a less experienced person can easily perform equipment layout design while hardly causing interferences.例文帳に追加

以上により、経験の少ない者でも容易に機器配置設計を行うことができ、且つ干渉発生を起こりにくくすることができる。 - 特許庁

To provide a method for detecting a transistor with a low withstand voltage to which a high voltage signal is supplied during verification of a layout design pattern.例文帳に追加

設計レイアウトパターンの検証の際に高電圧信号が接続される低耐圧トランジスタを検出する方法を提供する。 - 特許庁

DESIGN LAYOUT GENERATION METHOD, SYSTEM AND PROGRAM, METHOD FOR MANUFACTURING MASK, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE例文帳に追加

設計レイアウト作成方法、設計レイアウト作成システム、マスクの製造方法、半導体装置の製造方法、及び設計レイアウト作成プログラム - 特許庁

To provide a design method for a dummy pattern applicable to an IC, where no automatic layout/wiring is used and a wiring data which is manually corrected.例文帳に追加

自動配置配線を用いないＩＣや手修正を行った配線データに適用できるダミーパターンの設計方法を提供する。 - 特許庁

To improve the maintainability and the flexibility in the layout design of the intake pipe of an engine and to prevent engine noise from diverging to the outside.例文帳に追加

エンジンの吸気配管のメンテナンス性及びレイアウト設計の自由度を向上させ、且つ、エンジン騒音の外部への拡散を防止する。 - 特許庁

From LSI layout design data 601, resistance, capacitance and inductance of power source wiring are extracted and a power source LRC model 606 is created.例文帳に追加

ＬＳＩレイアウト設計データ６０１から電源配線の抵抗、容量、インダクタンスを抽出し電源ＬＲＣモデル６０６を作成する。 - 特許庁