「clock method」に関連した英語例文の一覧と使い方(46ページ目) - Weblio英語例文検索

To provide an information recording method and an optical information recording medium, which can reduce the influence upon a recording clock caused by a crosstalk between adjacent tracks by reducing the correlation of address information between the adjacent track, further, in which the application of a wobble signal to a crosstalk canceler is enabled and which can rightly reproduce address information.例文帳に追加

隣接トラック間のアドレス情報の相関を低減して、隣接するトラック間のクロストークによる記録クロックへの影響を低減し、さらに、ウォブル信号のクロストークキャンセラへの適用が可能であり、アドレス情報を正しく再生することが可能な情報記録方法および光学式情報記録媒体を提供する。 - 特許庁

To provide a superposed signal transmitting apparatus transmitting signals of a plurality of different frequency bands, a superposed signal receiving apparatus surely and quickly receiving the signals of the plurality of different frequency bands and reporting the received signals, a communication system, a superposed signal transmitting method, and a radio-controlled clock apparatus.例文帳に追加

複数の異なる周波数帯域の信号を送信可能な重畳信号送信装置を提供するとともに、複数の異なる周波数帯域の信号を確実かつ迅速に受信して報知することができる重畳信号受信装置、通信システム、重畳信号伝送方法および電波時計装置を提供する。 - 特許庁

In the image forming apparatus and method, if two motors which output different numbers of FG pulses per rotation are used, or if motors which output equal numbers of FG pulses per rotation are used at different deceleration ratios, a reference clock is rendered common and a reference multiplication/division circuit 52 is provided before a motor control part.例文帳に追加

本発明の画像形成装置及び方法においては、１回転出力のＦＧパルス数が異なる２つのモータを使用した場合、若しくは、それぞれ１回転出力のＦＧパルス数が同じモータであっても異なる減速比で使用している場合に、基準クロックを共通にしてモータ制御部の前に基準クロック逓倍／分周回路５２を設ける。 - 特許庁

This radiation noise attenuating method reduces a current loop area caused by a high frequency current and attenuates radiation noise by suppressing the high frequency current including high frequency components that become the causes of the radiation noise from a normal clock output buffer circuit 1 side and signal distortion by an inductor 4 and also transmitting it to the ground through a capacitor 3.例文帳に追加

通常クロック出力バッファ回路１側からの放射ノイズ及び信号の歪みの原因となる高周波成分を含む高周波電流をインダクタ４によって抑制するとともに、コンデンサ４を介してグランドに送出させるようにすることで、高周波電流による電流ループ面積を減少させ、放射ノイズを減衰させる。 - 特許庁

The scan testing method for scan-testing a semiconductor integrated circuit having a plurality of blocks to perform functional operations comprises a step of exclusively isolating each of the plurality of blocks to be tested from other blocks during the scan test, and a step of feeding a scan clock with deviated phase for each block to be tested.例文帳に追加

機能動作を行なう複数のブロックを有する半導体集積回路をスキャンテストする方法であって、スキャンテスト時に複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションするステップと、上記テスト対象ブロック毎に位相をずらしたスキャンクロックを供給するステップとを有することを特徴とするスキャンテスト方法を提示する。 - 特許庁

To provide a characteristic impedance measuring system and its measuring method which can input a step pulse from a step pulse generator to an object to be measured, and reduce the difference from the characteristic impedance of the object to be measured caused by a measuring frequency of the characteristic impedance measured by using a clock pulse generator and calculated.例文帳に追加

ステップパルスジェネレーターからステップパルスを被測定物に入射し、特性インピーダンスを測定する特性インピーダンス測定装置において、クロックパルスジェネレーターを用いて測定して算出した特性インピーダンスが、被測定物の特性インピーダンスとの測定周波数に起因する差異を減少できる、特性インピーダンス測定装置およびその測定方法を提供する。 - 特許庁

To provide a circuit and a method for testing a semiconductor integrated circuit, which can easily test a limitation of an operation cycle, i.e., a delay characteristic of the semiconductor integrated circuit device at an arbitrary cycle in a function test pattern of the semiconductor integrated circuit, by using the function test pattern and a relatively slow clock signal input from the outside.例文帳に追加

半導体集積回路の機能試験パタンと、外部からの比較的遅いクロック信号とを用いて、機能試験パタンの任意のサイクルでの動作周期の限界、つまり本半導体集積回路装置の遅延性能を容易に試験することができる半導体集積回路の試験回路およびその試験方法を提供する。 - 特許庁

To drive a stepping motor again from such stop position as electrification to a motor driver was cut off when the electrification to the motor driver is resumed after the electrification to the motor driver was cut off, relating to a stepping motor control device that uses a motor driver of clock input method and an image reader which performs scanning operation on a picture by utilizing it.例文帳に追加

クロック入力方式のモータドライバを用いたステッピングモータ制御装置及びそれを利用して画像の読取動作を行う画像読取装置において、モータドライバへの通電が遮断された後、再びモータドライバへの通電が再開した際に、モータドライバへの通電が遮断された際の停止位置からステッピングモータを再駆動できるようにすること。 - 特許庁

A method for designing a clock signal providing circuit is made optimum for exchanging and moving circuit elements among groups of circuit elements, summing up a distance between a position of the circuit element and a central position for every group before and after execution, maintaining groups after execution when the summed up value of all the groups decreases, and maintaining the groups before execution when the value does not decrease.例文帳に追加

回路素子のグループ間で回路素子の交換、移動を実行し、当該実行の前後でグループごとに回路素子の位置と中心位置との距離の合計し更に全グループについて合計した値が減少する場合には当該実行後のグループを維持し減少しない場合には当該実行前のグループを維持する最適化を実行する構成である。 - 特許庁

In addition, the semiconductor integrated circuit used for the scan testing method has a separation means to isolate each of the plurality of blocks to be tested from other blocks during the scan test, and an input terminal to input the scan clock with deviated phase for each block to be tested.例文帳に追加

更に、このスキャンテスト方法に用いられる半導体集積回路であって、スキャンテスト時に複数の複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションする分離手段と、上記テスト対象ブロック毎に位相をずらしたスキャンクロックを入力する入力端子とを有することを特徴とする半導体集積回路を提示する。 - 特許庁

To provide a digital information processing device with a digital signal reproducing circuit equipped with a clock control circuit, wide in frequency pull-in range and short in the pull-in time, in a phase-locked loop (PLL) configuration to increase the gain using an over-sampling method in order to reduce the operation delay time to occur in a digital PLL.例文帳に追加

デジタル方式のＰＬＬで発生する演算遅延時間を短縮するためにオーバーサンプリング方式を用いてゲインを高めるＰＬＬ構成において、周波数引込み範囲が広く、しかも引き込み時間が短いクロック制御回路により構成されたデジタル信号再生回路を備えたデジタル情報処理装置を提供する。 - 特許庁

A method for reducing the unsuccessful timing in a high speed parallel connection sample-and-hold circuit is such that a hold-signal is synchronized with a clock signal by correcting a hold-signal for each of plural sample-and-hold sub-circuits in the sample-and- hold circuit and corrected hold-signals are utilized respectively in the sample- and-hold sub-circuit.例文帳に追加

高速並列接続サンプルホールド回路１００におけるタイミング不整合を低減する方法はサンプルホールド回路内の複数のサンプルホールドサブ回路の各々についてホールド信号を修正することによりホールド信号をクロック信号に同期化させ、修正されたホールド信号をサンプルホールドサブ回路内でそれぞれ利用することを含んでいる。 - 特許庁

This method for designing a semiconductor integrated circuit includes: a step for deciding a flipflop in which the number of post stage gates driven in accordance with a change in stored data is not less than a standard value, as a first flipflop (large power FF); and a step for creating a scan chain having a group of flipflops working based on the same clock signal.例文帳に追加

本発明による半導体集積回路の設計方法は、保持するデータの変化に伴って駆動する後段ゲートの数が、基準値以上のフリップフロップを第１フリップフロップ（パワー大ＦＦ）として決定するステップと、同一のクロック信号によって動作するフリップフロップ群を有するスキャンチェーンを作成するステップとを具備する。 - 特許庁

A method of synchronizing two clocks coupled respectively to ingress and egress interfaces 6, 7 of a packet network 1, includes processes of: calculating a minimum packet transit time over the network in each of successive time intervals; and varying the frequency of the second clock so as to track variations in the minimum packet transit time.例文帳に追加

パケットネットワーク１の入口および出口インターフェイス６、７にそれぞれ結合した第一及び第二クロックを同期させる方法であって、前記方法は、ネットワーク１上の連続した時間間隔における最短パケット伝送時間を計算する処理と、最短パケット伝送時間の変動を追跡するように、第二クロックの周波数を変える処理を含む。 - 特許庁

In the controlling method for a dot marking device equipped with a solenoid valve type opening-closing mechanism using a solenoid coil, a dot interval at the present time point is measured from an actual state of discharge of a dot by a clock frequency and a set time of energizing of the solenoid coil is changed for correction, corresponding to the measured dot interval, so that the dot may have a substantially uniform diameter.例文帳に追加

ソレノイドコイルを用いた電磁弁式の開閉機構を備えるドットマーキング装置の制御方法であって、実際のドットの吐出状態から現時点のドット間隔をクロック周波数によって計測し、前記計測したドット間隔に対応して、前記ドットが略一定の径となるように前記ソレノイドコイルの設定通電時間を補正変更する。 - 特許庁

The method for testing a memory by writing and reading test date in and from the memory comprises a comparing step of comparing one of two data continuously read of data sequentially read in synchronization with a clock with another as expected data, and a decision step of deciding a fault of the memory based on a comparison result obtained by the comparison step.例文帳に追加

テストデータをメモリに書き込んで読み出すことでメモリを試験するメモリ試験方法において、クロックに同期して順次読み出されるデータのうち、連続して読み出される２つのデータのうち一方を期待データとして他方と比較する比較ステップと、比較ステップで得られる比較結果に基づいてメモリの不良を判定する判定ステップとを含むように構成する。 - 特許庁

A video processing method has the steps of, for example: inputting a 3D video signal and a 2D video signal; determining whether the video signal, which is input, is the 3D video signal or the 2D video signal; and converting a clock frequency of the video signal which is determined as the 2D video signal.例文帳に追加

上記課題を解決するために、本発明の一実施の態様は、例えば３Ｄ映像信号と２Ｄ映像信号とを入力するステップと、入力される映像信号が３Ｄ映像信号であるか２Ｄ映像信号であるかを判別するステップと、２Ｄ映像信号であると判別された映像信号のクロック周波数を変換するステップと、を有するように構成する。 - 特許庁

A method for generating the test pattern for the tester includes: the step of cyclizing a first test pattern 201 generated in logic design with a cycle in accordance with a clock signal 20 of the highest frequency to be used in a semiconductor integrated circuit; and the step of changing a timing edge in the first test pattern 201 to a period boundary just before the timing edge, to generate a second test pattern 301.例文帳に追加

本発明によるテスタ用テストパタンの生成方法は、論理設計時に生成された第１テストパタン２０１を、半導体集積回路で用いられる最高周波数のクロック信号２０に応じたサイクルでサイクライズするステップと、第１テストパタン２０１におけるタイミングエッジを、タイミングエッジ直前のピリオド境界に変更して第２テストパタン３０１を生成するステップとを具備する。 - 特許庁

To provide a control method and a control device of an electric power steering device for improving safety and reliability, by preventing erroneous operation of a plurality of control part cooperative operations, even when being different in an operation clock frequency of a system constituted of a plurality of control parts having a main control part (a CPU or an MCU) and a subordinate control part (a CPU or an MCU).例文帳に追加

主制御部（ＣＰＵ若しくはＭＣＵ）及び隷属制御部（ＣＰＵ若しくはＭＣＵ）を具備した複数の制御部で構成されるシステムの動作クロック周波数が相違していても、複数の制御部協調動作の誤作動を防止し、安全性及び信頼性を向上した電動パワーステアリング装置の制御方法及び制御装置を提供する。 - 特許庁

The method includes steps of: receiving each merged image; changing a clock domain from an original input signal to an internal domain; placing at least two adjacent pixels into an input buffer by merged image; interpolating an intermediate pixel, for forming a reconstructed left frame and a reconstructed right frame; and reconstructing a stereoscopic image stream from the left and the right image frames.例文帳に追加

方法は、各併合画像を受け取るステップと、元の入力信号からのクロックドメインを内部ドメインに変化させるステップと、各併合画像毎に、少なくとも二つの隣接画素を入力バッファに入れるステップと、復元左フレームおよび復元右フレームを形成するために中間画素を補間するステップと、左および右画像フレームから立体画像ストリームを復元するステップとを含む。 - 特許庁

The method for recording and reproducing comprises a step of generating a binary signal by thresholding the reproduced signal, a step of generating a signal synchronized with a clock signal by using the binary signal, a step of measuring deviations between the binary signals and the synchronizing signals, and a step of varying the parameters of a recording pulse, based on the deviation.例文帳に追加

本発明による記録再生方法は、再生信号を２値化することによって２値化信号を生成するステップと、前記２値化信号を用いて、クロック信号に同期した同期信号を生成するステップと、前記２値化信号と前記同期信号との間のずれ量を測定するステップと、前記ずれ量に基づいて記録パルスのパラメータを変化するステップとを包含する。 - 特許庁

To provide a clocking circuit capable of accurately generating clocks, even in the case of continuously receiving a plurality of transport packets to which time information is added, and a clock adjustment method, and to provide a video processor capable of accurately decoding the transport packets, even when the plurality of transport packets to which the time information has been added are received continuously.例文帳に追加

時刻情報が付加されたトランスポートパケットを複数連続して受信した場合においても、クロックを正確に生成することが可能なクロック回路およびクロック調整方法を提供し、時刻情報が付加されたトランスポートパケットを複数連続して受信した場合においても、トランスポートパケットを正確にデコードすることが可能な映像処理装置を提供する。 - 特許庁

In the method for performing the read and write operations in the semiconductor memory device having the input/output architecture comprising the separate data input bus and data output bus, when a read command is inputted in one cycle, a read operation is performed in synchronization with a clock and a write operation is performed in synchronization with a signal that operates during the read operation.例文帳に追加

データ入力バスとデータ出力バスが分離された入出力構造となった半導体メモリ装置で読み出しと書き込みを動作する方法において、１サイクルで読み出し命令が入力されると、クロックに同期されて読み出し動作が行われる段階と、前記読み出しの間に動作する信号に同期されて書き込み動作が行われる段階と、からなる - 特許庁

To provide a multi-input A/D converter and a multi-input A/D conversion method for realizing the high-efficiency and high-speed processing of A/D conversion by performing control so as to read digital signals at the time other than critical time bands before and after the edge timing of clock signals for sampling analog signals and outputting the digital signals.例文帳に追加

本発明の課題は、アナログ信号のサンプリング及びデジタル信号の出力を行う、クロック信号のエッジタイミング前後のクリティカルな時間帯以外の時間にデジタル信号を読み出すことができるように制御して、Ａ／Ｄ変換の高効率かつ高速な処理を実現する多入力Ａ／Ｄ変換装置、及び多入力Ａ／Ｄ変換方法を提供することである。 - 特許庁

In the clock skew adjustment method for a semiconductor device, each load capacity difference among each of clusters CL and a total sum of load capacities of the clusters CL satisfy a preset capacity value; at least an attribute of the cell constituting the cluster CL is minimal, and an evaluation function that gives priority to the cluster CL with a large number of the cells per each attribute contributing the cluster CL is used.例文帳に追加

本発明の半導体装置のクロックスキュー調整方法は、各クラスタＣＬ間の負荷容量差とクラスタＣＬの負荷容量の総和が予め設定した容量値を満足し、少なくともクラスタＣＬを構成するセルのもつ属性が最小で、かつ、クラスタＣＬを構成する各属性毎のセルの数が多いクラスタＣＬを優先する評価関数を用いることを特徴とする。 - 特許庁

This method is provided with a step in which existence of a gap existing between a data write instruction signal and a data read instruction signal which occur consecutively is judged, a step in which a timing control signal in which a clock signal received based on the judged result is delayed by a different time each other is generated, and a step a column decoder is activated in accordance with the timing control signal.例文帳に追加

連続的に発せられるデータ書込み命令信号とデータ読出し命令信号との間に存在するギャップの有無を判断する段階と、前記判断結果に基づいて、受信されたクロック信号を相異なる時間遅延させたタイミング制御信号を発する段階と、前記タイミング制御信号に応じてカラムデコーダが活性化される段階とを備える。 - 特許庁

When recording is made to the write once type optical recording medium recordable and reproducible with a blue laser by CAV scheme, ZCLV scheme or PCAV scheme, the recording method is configured such that, a laser emission pattern having two or more kinds of recording power is used, and the laser emission pattern and the laser emission time standardized by the reference clock is fixed regardless of the recording linear velocity.例文帳に追加

青色レーザにより記録・再生可能な追記型光記録媒体に対し、ＣＡＶ方式、ＺＣＬＶ方式、又はＰＣＡＶ方式で記録を行う際に、２種類以上の記録パワーを有する記録パルスを含むレーザ発光パターンを用い、該レーザ発光パターン及び基準クロックで規格化されたレーザ発光時間を、記録線速度に依らず固定する記録方法。 - 特許庁

A method of sampling high frequency received signals which is decreased into a low frequency base band for processing signals is as follows: High frequency received signals HF are given to a analog-digital converter 5 with high clock operation directly, are converted into lower frequency through clocking at the analog-digital converter 5, and are decreased into low frequency base band by digital demodulation again.例文帳に追加

信号処理のため低周波のベース帯域に周波数逓減混合される高周波受信信号のサンプリング方法において、高周波受信信号ＨＦが直接高クロック作動のアナログ・ディジタル変換器５に与えられ、そのアナログ・ディジタル変換器５においてクロックに関係してより低い周波数に変換され、その後ディジタル復調により再び低周波のベース帯域に周波数逓減混合される。 - 特許庁

The method of verifying asynchronous circuit defines the metastable state of output data according to whether or not the input data of a logic circuit is different from a value held by the logic circuit when the clock signal of the logic circuit is active, generates a prescribed value accompanying the metastable state and outputs the prescribed value from the logic circuit only for a fixed period in the case of verifying the operation of an asynchronous logic circuit.例文帳に追加

本発明に係る非同期回路の検証方法は、非同期の論理回路の動作を検証する場合に、論理回路のクロック信号がアクティブな状態のときに、論理回路の入力データがその論理回路に保持された値と異なるか否かによって、出力データのメタステーブル状態を定義し、このメタステーブル状態に伴う所定の値を発生して論理回路から一定期間だけ出力させるものである。 - 特許庁

The method comprises a step of splitting a clock cycle of the integrated circuit chip into a plurality of periods, a step of splitting the integrated circuit chip into a plurality of cells, a step of performing a static timing analysis to make the plurality of cells to acquire electric wave data by cell and by period and a step of performing the electric power allocation by using the wave data.例文帳に追加

集積回路チップにおける電力分配を分析する本発明の方法は、集積回路チップのクロック・サイクルを複数の期間に分割するステップと、集積回路チップを複数のセルに分割するステップと、静的タイミング分析を実行して上記複数のセルがセルごと期間ごとに電流波形データを取得するようにするステップと、この電流波形データを用いて電力分配分析を実行するステップとを備えている。 - 特許庁

In communicating with a desired slave device, a host device HC makes a master side transmitting/receiving circuit 2 to transmit a serial data signal DATA generated by superimposing data on a clock signal TCLK by a predetermined method to slave side transmitting/receiving circuits SC1 to SCn by continuously transmitting the same data in a predetermined time or more, and transmitting ID for selecting one desired slave device.例文帳に追加

ホスト装置ＨＣが、所望の前記スレーブ装置と通信を行う場合、前記マスター側送受信回路２に対して、所定の方法でクロック信号ＴＣＬＫにデータを重畳させて生成したシリアルデータ信号ＤＡＴＡを各スレーブ側送受信回路ＳＣ１〜ＳＣｎに送信させる際、所定の時間以上同じデータを連続して送信させた後、所望の１つのスレーブ装置を選択するためのＩＤを送信させるようにした。 - 特許庁