「data cell」に関連した英語例文の一覧と使い方(58ページ目) - Weblio英語例文検索

The transmission time calculation part 2 sends a data transmission request to a buffer control part 5 when an interval control signal sent by an interval counter 4 having counted cell intervals of the VC level is enabled.例文帳に追加

送出時刻計算部２は、ＶＣレベルのセル間隔をカウントした間隔カウンタ４が送出する間隔制御信号がイネーブルのとき、バッファ制御部５に対してデータ送信要求を行う。 - 特許庁

When a storage element of the memory cell array 7 is deteriorated and a threshold value of gate voltage is reduced, data cannot be read out correctly by the determine- verify voltage, the comparison result in the decision circuit 6 is noncoincidence.例文帳に追加

メモリセルアレイ７の記憶素子が劣化し、ゲート電圧の閾値が低下している場合にはディターミンベリファイ電圧では正しくデータを読み出すことができず、判定回路６における比較結果は不一致となる。 - 特許庁

To provide a semiconductor storage device capable of changing a self-refresh term so that the data of a memory cell is reliably held and a low power consumption operation is satisfied, without redesigning and reproducing a device.例文帳に追加

メモリセルのデータ保持を確実かつ低消費電力動作を満たすようにセルフリフレッシュ期間を、デバイスを再設計および再生産することなく変更できる半導体記憶装置を提供する。 - 特許庁

Information of the maximum voltage value at which storage data of the SRAM cell is not reversed during the sleep mode out of voltage values which can be output from the power source circuit 5 is stored in a power source control circuit 7.例文帳に追加

電源制御回路７に、電源回路５から出力させることができる電圧値のうち、スリープモード時にＳＲＡＭセルの記憶データを反転させない最大電圧値の情報を記憶させる。 - 特許庁

To enable a semiconductor memory constituted of plural memory banks to simultaneously write the same data in each memory cell, to reduce the number of times of write-in operation and to shorten a test time.例文帳に追加

複数のメモリバンクで構成される半導体記憶装置において、各メモリセルに対して同一データを同時に書き込むことを可能とし、書き込み動作回数を低減して、テスト時間の短縮を実現する。 - 特許庁

A complementary FIFO section 17 stores data correlating the cell loss number detected by the loss error-in delivery processing section 12, the ATM header and the AAL header with the addresses in which the payload is stored.例文帳に追加

補完ＦＩＦＯ部１７は損失誤配処理部１２で検出されたセル損失数と、ＡＴＭヘッダ及びＡＡＬヘッダと、当該ペイロードの格納されたアドレスとを関連付けしたデータを格納する。 - 特許庁

When requested access is for data write to a memory cell 100, the semiconductor storage device 10 sets the maximum count value in a carry-up part 111 of an address counter 110 to 128 bits.例文帳に追加

半導体記憶装置１０は、要求されるアクセスが、メモリアレイ１００に対するデータの書き込みである場合には、アドレスカウンタ１１０のキャリーアップ部１１１における最大カウント値を１２８ビットに設定する。 - 特許庁

This device comprises a row decoding circuit 12 and a column decoding circuit 13, a circuit reading out stored data in a memory cell and changing it, a memory matrix 14 which can store a fault row address, and a control circuit.例文帳に追加

行デコーディング回路１２および列デコーディング回路１３と、メモリセルに記憶されたデータを読み出し変更する回路と、故障した行アドレスを記憶できるメモリマトリックス１４および制御回路とを含む。 - 特許庁

Moreover, in a conventional three-electrode type cell, the potential difference of the sustaining electrode 23 during the scanning period and a data electrode 29 is set higher than the facing discharge start voltage.例文帳に追加

また、従来の３電極型セルにおいても、走査期間中の維持電極２３とデータ電極２９の電位を常に維持電極２３を陰極としたときの対向放電開始電圧以上にしている。 - 特許庁

Further, even in the case of a conventional three-electrode cell, the potential difference of the retaining electrode and the data electrode during the scanning period is set above the opposed discharge starting voltage with the retaining electrode as the negative electrode.例文帳に追加

また、従来の３電極型セルにおいても、走査期間中の維持電極とデータ電極の電位を常に維持電極を陰極としたときの対向放電開始電圧以上にしている。 - 特許庁

A semiconductor device is provided with a memory cell for holding data at a node where one of a source and a drain of a transistor including an oxide semiconductor for a channel region is electrically connected.例文帳に追加

半導体装置に、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続されたノードにおいてデータの保持を行うメモリセルを設ける。 - 特許庁

Then, data packet transmission quantity can be adjusted without receiving an inhibiting signal from a remote opposite transmitter-receiver or without performing ATM cell assembling and SDH framing.例文帳に追加

従って、遠方の対向送受信器からの抑止信号を受信することなく或いは、ＡＴＭセル化及びＳＤＨフレーム化処理を行うことなくデータパケット送出量を調整することできる。 - 特許庁

In this case, the existing layout data is read, the optimal cell is selected among the spare cells or the unnecessary cells in consideration of positions of the read layout and the selected cells are used for the logic synthesis.例文帳に追加

この際既存のレイアウトデータを読み込み、前記スペアセル又は不要セルの中から最適なセルを、該読み込んだレイアウト上の位置を考慮して選択し、選択したセルを論理合成に使用する。 - 特許庁

And after a sense amplifier 8 decides data output of a memory cell and before the prescribed period elapses after voltage of an active level is applied, voltage of the word lines WLC is made to a non-active level.例文帳に追加

そして、センスアンプ８がメモリセルのデータ出力を確定した後で、かつ、アクティブレベルの電圧を印加してから所定周期が経過する以前に、ワード線ＷＬＣの電圧をノンアクティブレベルとする。 - 特許庁

Data is written in the memory element 80 every time when the residual quantity of ink is calculated and written in the memory cell 81 of the memory element 80 only when a power down instruction is delivered.例文帳に追加

その場合、ＥＥＰＲＯＭ９０へのデータの書き込みはインク残量を計算する毎に行ない、記憶素子８０のメモリセル８１への書き込みは、パワーダウン命令が出されたときに限定して行なう。 - 特許庁

Threshold voltage Vt of all memory cell transistors is kept at a voltage level in between without dropping at a stretch to near the lowest voltage V0L in a voltage range corresponding to a data erasion state (c).例文帳に追加

各メモリセルトランジスタのスレショルド電圧Ｖｔを，一気にデータ消去状態に対応する電圧範囲のなかで最も低い電圧Ｖ０_Ｌ付近まで降下させることなく，その間の電圧レベルに止める（ｃ）。 - 特許庁

A pair of global data I/O line provided commonly in the whole memory cell array is divided into each region corresponding to each of memory blocks 40-F, 40-N by a switch group SWI.例文帳に追加

メモリセルアレイ４０全体に共通に設けられるグローバルデータＩ／Ｏ線対は、スイッチ群ＳＷＩによって、メモリブロック４０−Ｆ，４０−Ｎのそれぞれと対応する領域ごとに分割される。 - 特許庁

The computer implemented method comprises: a step for substantiating an autocomplete process in response to user input of the mathematical formula cell data; and a step for aggregating autocomplete options based on the user input.例文帳に追加

このコンピュータ実装方法は、数式セルデータのユーザ入力に応答してオートコンプリートプロセスを実証し、このユーザ入力に基づいてオートコンプリートオプションを集約するためのステップを含んでいる。 - 特許庁

A noise reduction capacitor element Cn of the same shape and size with a data storage capacitor element Cs located on a memory cell selection MISFET is provided to a part of a substrate.例文帳に追加

基板１の一部にはメモリセル選択用ＭＩＳＦＥＴの上部の情報蓄積用容量素子Ｃs と同一形状、同一寸法で構成されたノイズ対策用容量素子Ｃnが形成される。 - 特許庁

First and second memory cells 11, 12 constituting a CAM cell 10 are provided with respective first and second capacitors C1, C2 into which first and second register data being reverse to each other are respectively written.例文帳に追加

ＣＡＭセル１０を構成する第１及び第２のメモリセル１１，１２には、互いに反対の第１及び第２の登録データが書き込まれる第１及び第２のキャパシタＣ１，Ｃ２を備えている。 - 特許庁

To provide an electrically erasable programmable logic device which is provided with a floating gate and a floating doped region for storing data for solving the problem of the excessive area of a conventional single polysilicon memory cell.例文帳に追加

従来の単一ポリメモリーセルの面積過大の問題を解決するため、データを保存するフローティングゲートとフローティングドープ領域を設ける電気的消去可能プログラマブルロジックデバイスを提供する。 - 特許庁

In order to form an image of a style of a cell animation with outlines as one example of non-realistic game images, data on a model for plotting an outline and a three-dimensional model for expressing a character are obtained (step S2).例文帳に追加

非写実的なゲーム画像の一例として輪郭線付きのセルアニメ調の画像を生成するために、輪郭描画用モデル及びキャラクタを表現する立体モデルのデータ取得を行う(ステップS2)。 - 特許庁

In the case where "1" data are being stored in a memory cell MC, a bit line BL is driven to "H" level (control line driving potential VBL) and a bit line/BL is driven to "L" level (reference potential) when a sensing operation is completed.例文帳に追加

メモリセルＭＣに「１」データが記憶されている場合には、センス動作が完了すると、ビット線ＢＬは「Ｈ」レベル（制御線駆動電位ＶＢＬ）、ビット線／ＢＬは「Ｌ」レベル（基準電位）に駆動される。 - 特許庁

The mask data and the cross-sections of the 2T and 2C DRAM cell and those of the 1T DRAM cells are mutually fully compatible except for a diffused connection section where the two memory nodes of the two 1T DRAM cells are connected.例文帳に追加

２Ｔ ２Ｃ ＤＲＡＭセルおよび１Ｔ ＤＲＡＭセルのマスク・データおよび断面は、これら２つの１Ｔ ＤＲＡＭセルの２つの記憶ノードを接続する拡散接続部を除き、互いに完全に適合する。 - 特許庁

Each of the plurality of MRP calculation parts calculates the type, the quantity and delivery date for the items, which are to be required to execute production of products by using production plans and the item cell data.例文帳に追加

複数のＭＲＰ計算部は、各々、生産計画と品目セルデータとで、製品の生産を実行するために必要となる品目の種類と、品目の量と、品目の納期とを算出する。 - 特許庁

A data storage device including the resistive cross point array (10) of a memory cell (12), a plurality of wordlines (14), a plurality of bit lines (16) and the sense amplifier (24) using a cross couple latching sense circuit is disclosed.例文帳に追加

メモリセル（１２）の抵抗性クロスホ゜イントアレイ（１０）と、複数のワート゛線（１４）と、複数のヒ゛ット線（１６）と、クロスカッフ゜ルラッチ型センス回路を利用するセンス増幅器（２４）とを含むテ゛ータ記憶装置が開示される。 - 特許庁

A parts arrangement evaluating part 205 evaluates whether or not the specified combined parts can be arranged in each cell, and the combined data whose arrangement is evaluated to be possible are stored in an arrangement candidate storing part 206.例文帳に追加

パーツ配置評価部２０５は、規定される組み合わせパーツが各セルに配置可能か否かを評価し、配置可能と評価した組み合わせデータ等を配置候補記憶部２０６に記憶する。 - 特許庁

A CPU deforms each cell dot into a circle with a diameter of 6 pixels (step S5), and then changes the size of an image of a logo mark shown by image data to have the same size as an image of a two-dimensional code (step S6).例文帳に追加

ＣＰＵは、セルドットを直径６ピクセルの円形に変形した後（ステップＳ５）、画像データが示すロゴマークの画像のサイズを二次元コードの画像と同一サイズに変更する（ステップＳ６）。 - 特許庁

The reference image includes an image of a sample surface acquired by an image acquiring section 4; an image from a cell reference image producing section 301; and an image from a CAD data reference image producing section 302.例文帳に追加

参照画像には、画像取得部４によって得られた試料表面の画像、セル参照画像生成部３０１からの画像、ＣＡＤデータ参照画像生成部３０２からの画像が含まれる。 - 特許庁

Further, a second control circuit 300 closes switch circuits SW61 and SW63 to output a source voltage Vg to bit lines BL1, BL2, respectively, depending on the number of the data stored to each memory cell.例文帳に追加

また、第２制御回路３００はスイッチ回路ＳＷ６１とＳＷ６３とをオンし、各メモリセルに記憶するデータの数に応じてビット線ＢＬ１とＢＬ２とにそれぞれソース電圧Ｖｇを出力する。 - 特許庁

A determination part determines one of the plurality of reference cells as an optimum reference cell used in an actual data reading operation on the basis of N_H and N_L for each of the plurality of reference cells.例文帳に追加

判定部は、複数の参照セルのそれぞれのＮ_ＨおよびＮ_Ｌに基づいて、該複数の参照セルのうち実際のデータ読出し動作において用いられる最適参照セルを判定する。 - 特許庁

To provide technique by which an access time is shortened in write-in operation preventing destruction of data stored in a non-selection memory cell connected to a selecting word line, in write-in operation of a DRAM.例文帳に追加

ＤＲＡＭの書き込み動作において、選択ワード線に接続されている非選択メモリセルに記憶されたデータの破壊を防止しながら、書き込み動作におけるアクセス時間を短縮する技術を提供する。 - 特許庁

To provide a unit cell of a nonvolatile memory device, capable of increasing a reliability of operation by improving a data sensing margin in a read operation, and the nonvolatile memory device with the same.例文帳に追加

読出し動作時にデータセンシングマージン（ｍａｒｇｉｎ）を改善させ、動作の信頼性を向上させることができる不揮発性メモリ装置の単位セル及びこれを備えた不揮発性メモリ装置を提供する。 - 特許庁

In a semiconductor memory device disclosed here, a signal line is arranged to directly across a memory cell array, instead of assigning a separate area for arranging the signal line for transferring a control signal and data.例文帳に追加

ここに開示された半導体メモリ装置は、制御信号およびデータを伝達するための信号ラインの配線のために別途の面積を割り当てる代わり、メモリセルアレイを直接横切って配線する。 - 特許庁

As a semiconductor memory, a SRAM10 is provided with a memory cell array 11 made of a plurality of memory cells 21 and a timing control circuit 18 which conducts timing control to make access to the data in the memory cells.例文帳に追加

半導体記憶装置としてのＳＲＡＭ１０は、複数のメモリセル２１からなるメモリセルアレイ１１と、該メモリセルのデータにアクセスするためのタイミング制御を行うタイミング制御回路１８とを備える。 - 特許庁

A distance correction circuit 33 reads out corresponding distance correction data in each scan to perform distance correction, therefore the inter-scan integral circuit 31 can integrate the object T in the same distance cell.例文帳に追加

距離補正回路３３はスキャン毎に、対応する距離補正データを読み出して距離補正を行うので、スキャン間積分回路３１は、目標物Ｔを同一距離セル内で積分することができる。 - 特許庁

Since every cell's V_T position in an ideal distribution can be estimated, the data from each cell can have a confidence level assigned based on deviation from the mean of an ideal distribution.例文帳に追加

理想的な分布における全てのセルのＶ_Ｔ位置を推定することができるため、理想的な分布の平均からの発散に基づいて各セルからのデータに信頼レベルを割り当てることができる。 - 特許庁

An MSP 70 of this multimedia signal processor selects a specific ATM IF 10-1 on the basis of a caller network a called network and types of data or the like and rewrites a header of an ATM cell to select a prescribed SPU 750-m as a destination.例文帳に追加

ＭＳＰ７０は、発呼網と着呼網、データの種類等から、特定のＡＴＭＩＦ７１０−１を選択し、ＡＴＭセルのヘッダを書き換え、所定のＳＰＵ７５０−ｍを宛先とする。 - 特許庁

Read operations are performed a plurality of times under the same read conditions to the memory cells in the memory cell array 1, and a plurality of read data is stored in a latch unit 3-1 in a sense amplifier circuit 3.例文帳に追加

メモリセルアレイ１におけるメモリセルに対して、同一の読み出し条件で読み出し動作を複数回行い、読み出した複数のデータがセンスアンプ回路３内のラッチユニット３−１に格納される。 - 特許庁

To provide a semiconductor device, a layout data designing device, and a recording medium where layout design time is shorter by simplifying cell arrangement and connection of a power-source wiring, related to a multiple power source layout.例文帳に追加

多電源レイアウトにおけるセルの配置及び電源配線の接続を簡素化し、レイアウト設計時間の短縮を図ることができる半導体装置、レイアウトデータ設計装置、及び記録媒体を提供する。 - 特許庁

In constitution having regular bit lines (BL, /BL) and refresh bit lines (RBL, /RBL), a memory cell MC is constituted of four transistors and two capacitors, complementary data is read out always to a pair of bit line.例文帳に追加

正規ビット線（ＢＬ，／ＢＬ）とリフレッシュビット線（ＲＢＬ，／ＲＢＬ）を有する構成において、メモリセルＭＣを、４トランジスタ／２キャパシタで構成し、対をなすビット線に、常に相補データが読出されるように構成する。 - 特許庁

On an LSI chip, an interconnection for wiring patterns on a gate array IC 11 side and on a macro cell 12 side is disposed and wired automatically by data which depends on different CAD grids.例文帳に追加

ＬＳＩチップ１上においてゲートアレイ集積回路１１側とマクロセル１２側の配線パターン相互の接続は、互いに異なるＣＡＤグリッドに依存したデータにより自動配置配線される。 - 特許庁

An internal parameter control signal generating unit 110-0 which generates the internal parameter control signal R <0> includes an antifuse element 90-0 formed by a data holding capacitor 85 of a memory cell.例文帳に追加

内部パラメータ制御信号Ｒ＜０＞を生成する内部パラメータ制御信号生成ユニット１１０−０は、メモリセルのデータ保持キャパシタ８５によって形成されるアンチヒューズ素子９０−０を含む。 - 特許庁

To provide a semiconductor processor with a memory cell mat divided into a plurality of entries having processors respectively, in which data are transferred between the entries efficiently without increasing a wiring layout area.例文帳に追加

メモリセルマットが複数のエントリに分割され、各エントリ毎に演算器が設けられる半導体演算処理装置において、エントリ間データ転送を配線レイアウト面積を増大させることなく効率的に行なう。 - 特許庁

When photographing image, identification information transmitted from a cell phone terminal 1 held by an objective person is received by a digital camera 2, and stored, corresponding to image data obtained by the photographing.例文帳に追加

撮影時には、被写体となっている者が所持する携帯電話端末１が発信した識別情報をデジタルカメラ２に受信させ、撮影により得られた画像データと対応付けて記憶させる。 - 特許庁