「input delay」に関連した英語例文の一覧と使い方(28ページ目) - Weblio英語例文検索

In a semiconductor integrated circuit that has a monitor circuit for evaluation on a semiconductor substrate, the monitor circuit is arranged in an I/O control circuit region 2 of the I/O buffer circuit region of the semiconductor integrated circuit, and is equipped with a delay circuit, a launcher flip- flop circuit that is connected to the input and output stages of the delay circuit, and a capture flip-flop circuit.例文帳に追加

評価用のモニター回路を半導体基板上に備えた半導体集積回路において、モニター回路は、半導体集積回路の入出力バッファ回路領域の入出力コントロール回路領域２に配置されており、遅延回路と、遅延回路の入力段と出力段とにそれぞれ接続されたランチャーフリップフロップ回路およびキャプチャーフリップフロップ回路と、を有している。 - 特許庁

A linear regression equation is formed which has, as object variables, respective input observation values, that is, carrier phases of L1 waves as to respective selected GPS satellites, carrier waves of L2 waves, code pseudo ranges of C/A codes, code pseudo ranges of PY codes, clock error information, ionization layer delay information, and troposphere delay information, and includes integer bias and the receiver position as explanatory variables.例文帳に追加

入力された各観測値、すなわち、選定された各ＧＰＳ衛星に対するＬ１波のキャリア位相、Ｌ２波のキャリア位相、Ｃ／Ａコードのコード擬似距離、ＰＹコードのコード擬似距離、時計誤差情報、電離層遅延情報、対流圏遅延情報を目的変数とし、整数値バイアス、および受信機位置を説明変数に含む線形回帰方程式を構成する。 - 特許庁

The slew rate control circuit which controls the slew rate of a signal output from a predetermined circuit comprises: delay means (R1, C1-C3) connected to an output terminal of the predetermined circuit for delaying and outputting the signal; and time constant change means (X1-X3) for changing time constants of the delay means on the basis of an input control signal.例文帳に追加

所定の回路から出力される信号のスルーレートを制御するスルーレート制御回路において、前記所定の回路の出力端子に接続され、前記信号を遅延させて出力する遅延手段（Ｒ１，Ｃ１〜Ｃ３）と、入力される制御信号に基づいて前記遅延手段の時定数を変更する時定数変更手段（Ｘ１〜Ｘ３）とを備える。 - 特許庁

This delay filter 10 has an input terminal 12, an output terminal 14 and a plurality of λ/4 resonators (a first resonator 16A to a fourth resonator 16D) electrically connected between the input terminal 12 and the output terminal 14 and includes a bandpass filter 18 in which capacity coupling is performed among the first resonator 16A and the fourth resonator 16D.例文帳に追加

遅延フィルタ１０は、入力端子１２と、出力端子１４と、これら入力端子１２及び出力端子１４間に電気的に接続された複数のλ／４共振器（第１共振器１６Ａ〜第４共振器１６Ｄ）を有し、第１共振器１６Ａ〜第４共振器１６Ｄ間が容量結合されたバンドパスフィルタ１８を具備する。 - 特許庁

An input signal is inputted to the plurality of resonators 14-1 to 14-k having a load Q deviation equal to an allowable deviation of a group delay through a power distributor 12 and an input coupler 13, and a power synthesizer 16 synthesizes output signals of the resonators 14-1 to 14-k through an output coupler 15 and outputs the synthesized output signals.例文帳に追加

入力信号を電力分配器１２及び入力結合器１３を介して群遅延の許容偏差に等しい負荷Ｑ偏差を有する複数の共振器１４−１〜１４−ｋに入力し、共振器１４−１〜１４−ｋの出力信号を出力結合器１５を介して電力合成器１６により合成して出力する。 - 特許庁

That is to say, in a PLL-type receiver, calibration data on the cycle time of the demodulating signal is acquired near the reception input threshold level, the AGC voltage in the receiver is used as the phase control voltage of the phase shifter 10; and the phase shifter 10 is made operated to cancel the delay time of the demodulating signal near the input threshold level.例文帳に追加

すなわち、先ず、ＰＬＬ方式の受信機で、受信入力スレッショールドレベル付近で復調信号遅延時間の校正データを取得しておき、次に受信機のＡＧＣ電圧を移相器１０の位相制御電圧とし、入力スレッショールドレベル付近で復調信号遅延時間をキャンセルするように移相器１０を動作させる。 - 特許庁

A relay system 10 includes a frequency converter 11, an input branching filter 12, an input branching frequency distortion compensating unit 13 for compensating frequency amplitude distortion and group delay distortion, a power amplification non-linear distortion compensator 14 for compensating the non-linear distortion of the amplitude and phase, a power amplifier 15, and an output multiplexer 16.例文帳に追加

中継器１０は、周波数変換器１１と、入力分波器１２と、周波数振幅歪み及び群遅延歪みを補償する入力分波周波数歪み補償器１３と、振幅及び位相の非線形歪みを補償する電力増幅非線形歪み補償器１４と、電力増幅器１５と、出力合波器１６とを含む構成とした。 - 特許庁

A binarizing circuit 10 includes an input terminal 20, basic clock terminal 22, determination clock terminal 23, reset terminal 24, temperature-compensation clock terminal 25, binarized output terminal 26, delay output terminal 28, peak hold circuit 30, bottom hold circuit 40, binarizing determination circuity 120, input signal detection circuit 130, and suspension determination circuit 140.例文帳に追加

２値化回路１０は、入力端子２０と基本クロック端子２２と判定クロック端子２３とリセット端子２４と温度補償クロック端子２５と２値化出力端子２６と遅れ出力端子２８とピークホールド回路３０とボトムホールド回路４０と２値化判定回路１２０と入力信号検出回路１３０と停止判定回路１４０を備えている。 - 特許庁

The optical multiplexing/demultiplexing circuit includes two phase developing optical connectors 111, 112 of two-input, two-output, an optical delay line part 107 consisting of two optical waveguides held by the two optical connectors 111, 112, and two input/output optical waveguides 101, 102 and 103, 104 connecting to the optical connectors 111, 112.例文帳に追加

２入力２出力の２個の位相生成光結合器１１１，１１２と、これら２個の位相生成光結合器１１１，１１２に挟まれた２本の光導波路からなる光路長差付与部分１０７と、位相生成光結合器１１１，１１２に接続するそれぞれ二本の入出力光導波路１０１，１０２及び１０３，１０４より構成されている。 - 特許庁

A circuit structure extracting means 102 extracts the circuit structure of each logical hierarchy of the semiconductor integrated circuit from the circuit information, for example, the number of the connection of signals between each logical hierarchies, the number of input/output between each logical hierarchies, the number of steps of logical cells between each input/output, a delay value, the number of arranged flip flop circuits or the number of cells.例文帳に追加

回路構造抽出手段１０２は、前記回路情報から半導体集積回路の各論理階層の回路構造、例えば各論理階層間の信号接続本数、各論理階層間の入出力数、その各入出力間の論理セル段数、遅延値、備えるフリップフロップ回路数やセル数などを抽出する。 - 特許庁

An acoustic signal processing unit 1 outputs an acoustic signal to the right and left speakers 2, supplies an input signal of right and left channels to operational output units 5L, 5R through delay circuits 4L, 4R, and mutually supplies the input signal to the operational output units 5L, 5R of the other channel through a sound localization filter 6 for outputting to the speakers 2.例文帳に追加

左右のスピーカ２に音響信号を出力する音響信号処理装置１は、左右のチャンネルの入力信号を遅延回路４Ｌ，４Ｒを通して演算出力器５Ｌ，５Ｒに供給すると共に、音像定位フィルタ６を通して相互に他方のチャンネルの演算出力器５Ｌ，５Ｒに供給し、スピーカ２に出力させる。 - 特許庁

A synchronizing device for synchronizing an input signal and a clock signal includes sample means 102 and 103 for sampling the input signal at the first and second sample timing of a predetermined interval, and delay control means 112 for shifting both the first and second sample timing at a synchronous leading-in time and for narrowing the interval between the first and second sample timing at a synchronous following time.例文帳に追加

入力信号とクロック信号を同期させる同期装置は、入力信号を、所定の間隔の第１と第２のサンプルタイミングでサンプルするサンプル手段１０２，１０３と、同期引き込み時に、第１と第２のサンプルタイミングをともにずらし、同期追従時に、第１と第２のサンプルタイミングの間隔を狭める遅延制御手段１１２とを備える。 - 特許庁

This program makes a computer execute: a procedure 1 for receiving the input of a logical description to an integrated circuit and a plurality of paths to be evaluated from a memory; a procedure 2 for obtaining the path evaluation value indicating the delay of the paths from the respective input paths; and a procedure 3 for estimating paths with the large evaluation value to be the critical paths.例文帳に追加

本発明のプログラムは、集積回路に対する論理記述と、評価の対象としての複数のパスとの入力をメモリから受け取る手順と、入力された各パスに対してパスの遅延を表すパス評価値を求める手順と、評価値の大きいパスをクリティカルパスとして推定する手順とを計算機に実行させる。 - 特許庁

A switch 8 switchable so as to bypass the delay circuit 5 is provided, and at the time of confirming the operation of the alarm adapter 1 the interruption signals are immediately outputted, by switching the switch 8, from the photocoupler output circuit 7 to the microcomputer meter without waiting for the aforementioned duration at the time of the input of the alarm signals to the input discrimination circuit 4.例文帳に追加

遅延回路５をバイパスするように切り替え可能なスイッチ８が設けられ、警報器アダプタ１の作動確認を行うときは、スイッチ８を切り替えることで、入力判別回路４への警報信号の入力時に、上記継続時間を待つことなく即フォトカプラ出力回路７よりマイコンメータへ上記遮断信号が出力される。 - 特許庁

This optical multiplexing/demultiplexing circuit comprises two phase developing optical connectors 111, 112 of two-input, two-output, anoptical delay line part 107 consisting of two optical waveguides held by the two optical connectors 111, 112, and two input/output optical waveguides 101, 102 and 103, 104 connecting to the optical connectors 111, 112.例文帳に追加

２入力２出力の２個の位相生成光結合器１１１，１１２と、これら２個の位相生成光結合器１１１，１１２に挟まれた２本の光導波路からなる光路長差付与部分１０７と、位相生成光結合器１１１，１１２に接続するそれぞれ二本の入出力光導波路１０１，１０２及び１０３，１０４より構成されている。 - 特許庁

An external clock signal CLK is inputted to one input node of an OR gate, and at the same time is inputted to the other of the OR gate via a delay circuit.例文帳に追加

外部クロック信号ＣＬＫの周波数が所定周波数よりも高い場合は、クロック周波数検出回路１の出力信号ＬＮＧが「Ｌ」レベルとなって転送制御信号φ１′が「Ｈ」レベルに固定され、データバスＤＢ１とＤＢ２が結合される。 - 特許庁

The adding circuit 13 adds the sequentially dropping voltage (anode voltage) V1 of the diode 11 to the output voltage V2 of a D/A converter 6 on which delay time data is impressed and outputs the result of addition to the control input terminal 7 of the timing regulating circuit 2.例文帳に追加

加算回路１３は、ダイオード１１の順降下電圧（アノード電圧）Ｖ１と、遅延時間データが印加されるＤ／Ａコンバータ６の出力電圧Ｖ２とを加算し、加算結果をタイミング調整回路２の制御入力端子７へ出力する。 - 特許庁

When the ignition switch is turned on again before the delay time passes, the control device is put in a stand-by state for the input of preset assistance starting conditions (engine speed NE>470 rpm) without performing an initial check.例文帳に追加

そして、前記遅延時間経過前に再びイグニッションスイッチがオンされたとき制御装置はイニシャルチェックを行うことなく予め設定されたアシスト起動条件（エンジン回転数ＮＥ＞４７０ｒｐｍ）の入力待機状態とするようにした。 - 特許庁

This time digital converter 104 is provided with switching elements 12-1 to 12-n which use a frequency control signal 16 for controlling oscillation frequencies to switch the number of steps of delay circuits 10-1 to 10-n which operate according to an input frequency.例文帳に追加

時間デジタル変換器１０４は、発振周波数を制御する周波数制御信号１６を用いて、入力周波数に応じて動作する遅延回路１０−１〜１０−ｎの段数を切り替えるスイッチング素子１２−１〜１２−ｎを備えている。 - 特許庁

To provide an interdevice coupling device capable of outputting the output data of an arithmetic and logic unit as the input data of the arithmetic and logic unit after optional delay without causing the increase of power consumption by simple constitution.例文帳に追加

簡単な構成で、しかも消費電力の増大を招くことなく、算術論理演算器の出力データを任意の遅延の後に、算術論理演算器の入力データとして出力することができる装置間結合装置を提供する。 - 特許庁

To obtain an electronically controlled music box which hardly generates a mechanical noise, and is free of abnormal contact and mechanical interference between rotary bodies and an abnormal stop and shortened in the delay time from signal input for generating a sound up to sounding by a vibration valve.例文帳に追加

機械的ノイズが少なく、回転体同士の異常接触、機械的干渉、異常停止がなく、音を発するための信号入力から振動弁が音を発するまでの遅延時間を短くした電子制御方式のオルゴールを得る。 - 特許庁

To provide a device and a method for converting a reproducing speed in which no large capacity is required in an output data accumulating section and an output delay effect is realized even though input acoustic signals exist in many channels and the signals have a high sampling frequency.例文帳に追加

入力音響信号が多チャンネルであったり、高サンプリング周波数の音響信号であっても、出力データ蓄積部に大容量を不要として出力遅延効果を実現するできる再生速度変換装置及び方法を提供する。 - 特許庁

To reduce current consumption caused by charge and discharge of a signal line and to reduce layout area of a circuit by reducing the number of stages of transistors from an input of an address signal to word line drive in a word driver thereby reducing signal delay.例文帳に追加

ワードドライバにおける、アドレス信号の入力からワード線駆動までのトランジスタ段数を削減して信号遅延を低減し、信号線を充放電することによる消費電流を低減し、さらに、回路のレイアウト面積を縮小する。 - 特許庁

Thereby, the change speed of the revolution number Nm2 of the second motor can be slowed, permitting suppression of input/output of excessive electric power to/from the battery due to the change in the electric power consumption of the second motor due to a delay in sensing or the like.例文帳に追加

これにより、第２モータの回転数Ｎｍ２の変化速度を遅くすることができ、センシング遅れなどによって第２モータの消費電力が変化することによるバッテリへの過大な電力の入出力を抑制することができる。 - 特許庁

Each input circuit for the multi-phase image signals to columnar signal driving circuit 51 is provided with each single phase processing part 1-i consisting of a delay circuit 11, an adding circuit 12, and a D-A converter 13 which process digital image data VIDEOd[i]:(i=1-n).例文帳に追加

列信号線駆動回路５１に対する多相化画像信号の各入力回路に、ディジタル画像データＶＩＤＥＯｄ［ｉ］：（ｉ＝１〜ｎ）を処理する遅延回路１１と加算回路１２とＤ／Ａ変換器１３とからなる各単相処理部１−ｉを設ける。 - 特許庁

In a test vector formation support part 13, a test cycle time, a delay time of an input signal value and an expected value checking time are extracted from a pseudo peripheral circuit model, and a file for specifying extraction timing of test data is formed based thereon.例文帳に追加

テストベクタ作成支援部１３において、疑似周辺回路モデルから、テストサイクル時間、入力信号値の遅延時間及び期待値照合時間を抽出しこれらをもとにテスト用データの抽出タイミングを指定するファイルを生成する。 - 特許庁

The phase of the sampling clock is derived by using the ratio of the remainder, obtained by dividing the difference between delay times generated in routes of a horizontal synchronizing signal and a video signal input to the AD conversion unit by a sampling clock period, and the period of the sampling clock.例文帳に追加

ＡＤ変換部に入力される、水平同期信号及び映像信号のルートでそれぞれ発生する遅延時間差を、サンプリングクロック周期で除算した剰余と、サンプリングクロックの周期との比を用いてサンプリングクロックの位相を導き出す。 - 特許庁

The video game may increment an action meter across the turn sequence based on the received user input, thereby providing the player indication of how much delay the increased or charged power level will cause.例文帳に追加

ビデオゲームは、受信されたユーザ入力に基づき、ターンシーケンスに沿って、アクションメータを増加させることができるので、増加した、すなわち、チャージしたパワーレベルをもたらすのに、どれくらいの遅延が生じるかという表示を、プレイヤに提供することができる。 - 特許庁

When an apparatus equipped with such a DLL circuit is powered ON, an internal oscillation circuit 80 generates clocks of a number corresponding to the number of delay units needed to put the input clock CLK and output clock OCLK in phase with each other.例文帳に追加

ＤＬＬ回路を備える機器の電源立ち上げ時には、内部発振回路８０によって、入力クロックＣＬＫと出力クロックＯＣＬＫとの位相を合わせるために必要な遅延ユニットの数に対応したクロック数のクロックを生成する。 - 特許庁

To provide a control unit capable of eliminating a control timing gap between input and output of a control object and improving control accuracy when a control object having relatively large phase delay and useless time is controlled.例文帳に追加

位相遅れやむだ時間などが比較的大きい制御対象を制御する場合において、制御対象の入出力間での制御タイミングのずれの解消、および制御精度の向上をいずれも達成することができる制御装置を提供する。 - 特許庁

The outputs of system conversion circuits 20, 23, vertical filter circuits 21, 24 and delay adjusting circuits 22 and 25 are outputted by matching respective phases and selected by input switching circuits 30, 31, 34 and 35 based on the output format instruction.例文帳に追加

方式変換回路２０、２３、垂直フィルタ回路２１、２４及び遅延調整回路２２、２５の出力は、互いに位相を合わせて出力され、出力フォーマット指示に基づき入力切替回路３０、３１、３４及び３５で選択される。 - 特許庁

Once the input clock monitor part detects variation in delay time of the transmission line (a), the base station 11 switches the signal on which the synchronous clock generation is based from the 1PPS signal (a) to the 1PPS signal (b) with which no variation of the transmission line is caused.例文帳に追加

入力クロック監視部が伝送路ａの遅延時間の変動を検出すると、基地局１１は、同期用クロックの生成のもととなる信号を、１ＰＰＳ信号ａから、伝送路の変動を生じていない１ＰＰＳ信号ｂに切り替える。 - 特許庁

To suppress deterioration in the reception quality of a received channel of a non-MIMO (Multiple-Input Multiple-Output) terminal and in the quality measurement accuracy for a shared high speed packet channel caused from being deteriorated due to the effect of a delay wave component attached for a MIMO terminal.例文帳に追加

ＭＩＭＯ端末装置にむけて付加した遅延波成分の影響による非ＭＩＭＯ端末装置の受信チャネルの受信品質および共通高速パケットチャネル用の品質測定精度の劣化を抑制できるようにすること。 - 特許庁

To provide a synchronous semiconductor device in which delay quantity can be adjusted for each decoded signal with simple circuit constitution without increasing chip size, nor narrowing a non-sensibleness band of a setup- hold characteristic of whole input terminals.例文帳に追加

チップサイズを増大させることなく簡単な回路構成でデコードされた信号毎に遅延量を調整することができ、入力端子全体からみたセットアップ・ホールド特性の不感帯幅を狭くすることができる同期型半導体装置を提供する。 - 特許庁

To provide a delay circuit of a lamp waveform generation system, capable of shortening a time required for reset operation, corresponding to a high speed repeated input signal by suppressing noise that occurs during the reset operation and achieving high integration and low power consumption.例文帳に追加

リセット動作に要する時間を短縮でき、リセット動作時に発生する雑音を抑制し、高速な繰り返しの入力信号に対応でき、高集積化、低消費電力化できるランプ波形発生方式の遅延回路を提供する。 - 特許庁

This DLL circuit is equipped with a delay circuit 20 between a clock buffer 5 and an output buffer 10 so as to put the input clock CLK inputted to the clock buffer 5 and the output clock OCLK outputted from the output buffer 10 in phase with each other.例文帳に追加

このＤＬＬ回路には、クロックバッファ５に入力される入力クロックＣＬＫと出力バッファ１０から出力される出力クロックＯＣＬＫとの位相を合わせるために、これらバッファ間に遅延回路２０が備えられている。 - 特許庁

The output signals c, d of a first and a second comparators 22, 23 are given respectively to the input side of the exclusive OR circuit 24, and the discrimination signal e outputted from the exclusive OR circuit 24 is given to the delay circuit 25.例文帳に追加

第１及び第２のコンパレータ２２，２３からの出力信号ｃ，ｄは排他的論理和回路２４の入力側にそれぞれ与えられ、その排他的論理和回路２４から出力される判別信号ｅが遅延回路２５に与えられる。 - 特許庁

To provide technology for averaging the bit rate of an output stream in a unit time so as not to generate a delay between an input stream and an output stream and so that the output stream does not exceed an objective bit rate.例文帳に追加

入力ストリームと出力ストリームとの間での遅延を生じさせることなく、且つ、出力ストリームが目標ビットレートを超えることのないよう、出力ストリームの単位時間内のビットレートを平均化する技術を提供することを目的とする。 - 特許庁

To provide a video encoding method and its device which can shorten a delay from the input of original image data to the output of encoded data in a video hierarchy encoding method for encoding a moving picture to a basic layer and an extended layer.例文帳に追加

動画像を基本レイヤと拡張レイヤに符号化する映像階層符号化方法において、原画像データが入力されてから符号化データが出力されるまでの遅延を短縮する映像符号化方法およびその装置を提供する。 - 特許庁

An operation control circuit 1 calculates a coordinate position on an oscillation transmission board pointed out by an oscillation input pen based on delay time required up to the arrival of elastic wave oscillation inputted from the pen to the transmission board at an oscillation sensor.例文帳に追加

演算制御回路１は、振動伝達板上に入力された振動入力ペンからの弾性波振動が振動センサまで到達する遅延時間を基に、該振動入力ペンにより指示された該振動伝達板上の座標位置を算出する。 - 特許庁

A modulation circuit 40 modulates the frequency divided input clock signal CLKS corresponding to the delay control signals DCS1, DCS2, and a modulation signal MOD output from the modulation control circuit 50; and outputs a modulated clock signal CLKN.例文帳に追加

変調回路４０は、遅延制御信号ＤＣＳ１、ＤＣＳ２および変調制御回路５０から出力される変調信号ＭＯＤに応じて、分周入力クロック信号ＣＬＫＳを変調し、変調クロック信号ＣＬＫＮを出力する。 - 特許庁

A parallel compensation circuit 12 for generating compensation signal for compensating the delay of temperature change of the Peltier element 4 to the input of a current signal to the Peltier element 4 is branched and connected with an output part of the differential amplifying circuit 6.例文帳に追加

この差動増幅回路６の出力部には、ペルチェ素子４への電流信号の入力に対するペルチェ素子４の温度変化の遅延を補償するための補償信号を生成する並列補償回路１２が分岐して接続されている。 - 特許庁

To execute reading request operation of data to a database with no delay by writing operation of various process data from a production terminal part, and to maximumly improve writing response of a data input processing part of the production terminal part side.例文帳に追加

データベースに対するデータの読み出し要求動作を、製造端末部からの各種工程データの書き込み動作により遅延させることなく行い、製造端末部側のデータ入力処理部の書き込みレスポンスを最大限に向上させる。 - 特許庁

This device is provided with an input processing circuit 7 having delay times for rising and falling, and generating a continuous signal according to the loading time of a reverse signal 5 or a blinker signal 6 when these signals are entered.例文帳に追加

立ち上がりの遅延時間及び立ち下がりの遅延時間を有する入力処理回路７を有し、リバース信号５が与えられたとき、または、ウインカー信号６が与えられた時には、これらの信号の投入時間に応じた連続信号を発生する。 - 特許庁

To achieve high speed operation by shortening a total delay time from input to output of a signal in a semiconductor integrated circuit device incorporating a macro-cell (circuit block which can be designed independently) such as a storage circuit and operating synchronously with an external clock.例文帳に追加

記憶回路のようなマクロセル（独立して設計可能な回路ブロック）を内蔵し外部クロックに同期して動作する半導体集積回路装置において、信号の入力から出力までのトータルの遅延時間を短縮し高速化を達成する。 - 特許庁