「input delay」に関連した英語例文の一覧と使い方(26ページ目) - Weblio英語例文検索

The signal outputted from the delay element is attenuated by an attenuator 103 and added to the digital signal inputted thereto from the input terminal 101 by an adding circuit 104, whereafter it is supplied to the FIR filer 105.例文帳に追加

遅延器１０２より出力された信号は減衰器１０３により減衰された後、入力端子１０１より入力されたディジタル信号と加算回路１０４で加算され、ＦＩＲフィルタ１０５に供給される。 - 特許庁

To reduce the number of times of establishing processing (arbitration) of a transmission enabled state in a data input/output section 4 and the overhead in communication control so as to decrease a communication delay, thereby increasing the communication speed between communication apparatuses.例文帳に追加

データ入出力部４における送信可能状態の確立処理（アービトレーション）の処理回数の頻度と、通信制御におけるオーバーヘッドを減らすことで通信の遅延減らし、通信層置間の通信速度上げる。 - 特許庁

An OR circuit 51 ORs an input and an output of the delay circuit 41, generates a pre-bias signal in a signal status of logic value "1" within the transmission interval, and gives it to a bias drive circuit 61.例文帳に追加

論理和回路５１は遅延回路４１の入力と出力との論理和を取って送信区間内論理値“１”の信号状態であるプリバイアス信号を生成しそれをバイアス用駆動回路６１に与える。 - 特許庁

The modifying FF circuit unit 12 is equipped with delay circuits 13, which are each positioned before a data input terminal and after a data output terminal, previously turned to a unit type, minimized in cell area, and registered in a library.例文帳に追加

修正用ＦＦ回路ユニット１２は、データ入力端子前とデータ出力端子後とにそれぞれ遅延回路１３を備えており、予めユニット化されると共にセル面積が最小化されてライブラリに登録しておく。 - 特許庁

Thus, the addition is performed by an addition system suited to the delay trend of a signal input timing in each bit range so that the circuit scale and power consumption can be suppressed, and that the arithmetic operation can be quickened.例文帳に追加

このように、それぞれのビット範囲において信号入力タイミングの遅延傾向に適合した加算方式により加算を行うため、回路規模および消費電力を抑えつつ演算を高速化できる。 - 特許庁

This converter can sample at the timing according to the selection signal SEL and convert the analog signal input from a wave receiving element into the digital signal so as to eliminate a variable delay element and a memory and reduce the number of components.例文帳に追加

選択信号ＳＥＬに応じたタイミングでサンプリング動作して、受波素子から入力されるアナログ信号をディジタル信号に変換するので、可変遅延素子やメモリが不要になり、部品点数を削減できる。 - 特許庁

The first data acquisition part acquires a first output at a reference phase of serial transfer data to be input and a second output in which a phase difference by a first delay amount is applied to the first output.例文帳に追加

第１データ取得部は、入力されるシリアル転送データの基準位相での第１出力と、第１出力に対して第１遅延量による位相差を付与した第２出力とをそれぞれ取得する。 - 特許庁

The start-up signal generation circuit 3 and the delay circuit 4 are supplied with an input voltage VIN as the power supply voltage through a power source switch 6 which is turned on/off by the output signal S1 from the latch circuit 5.例文帳に追加

起動信号生成回路３と遅延回路４は、ラッチ回路５の出力信号Ｓ１によってオンオフ動作される電源スイッチ６を介して、入力電圧ＶＩＮが電源電圧として供給されている。 - 特許庁

The processing section 1 supervises a level of a signal directly received from a digital input terminal 11 for each preset time and selects the input of a digital signal received at the analog input terminal 12 and converted by the analog/digital converter 2 when the level reaches -∞, applies setting of a level, EQ and delay or the like to the signal converted by the analog/digital converter 2 and provides an output.例文帳に追加

処理部１は、デジタル入力端子１１から直接入力された信号のレベルを予め設定された時間毎に監視し、レベルが−∞になったとき、アナログ入力端子１２に入力されＡ／Ｄ変換器２で変換されたデジタル信号に入力を切り替え、Ａ／Ｄ変換器２で変換された信号にレベル、ＥＱ、ディレイなどの設定を行って出力する。 - 特許庁

In the case of inputting plural kinds of signals including a high speed signal, a system input 4a for the high speed signal and a system input 4b for inputting the other signals are provided, and only a multiplexer 2d as a select means causing delay of output speed is disposed in a route extending from the system input 4a for the high speed signal to a system output 4b in normal operation.例文帳に追加

高速信号を含む複数種類の信号を入力する場合に、高速信号用のシステム入力４ａと他の信号が入力されるシステム入力４ｂを設け、通常動作時において、高速信号用のシステム入力４ａからシステム出力４ｂまでの経路上に、出力速度を遅らせる要因になる選択手段としてのマルチプレクサ２ｄのみを配置する。 - 特許庁

In this digital signal processing circuit which samples input analog signals using a sampling circuit 34 and outputs digital signals, using a signal made by multiplying an input reference signal at a PLL(phase-locked loop) circuit 32 as a sampling clock, a delay circuit 33 for phase adjustment between the signal made by multiplication of the input reference signal and the sampling clock is inserted in front of the PLL circuit 32.例文帳に追加

入力基準信号をＰＬＬ回路３２で逓倍した信号をサンプリングクロックとして用いて、入力アナログ信号をサンプリング回路３４でサンプリングしてディジタル信号を出力するディジタル信号処理回路において、入力基準信号を逓倍した信号とサンプリングクロックとの位相を調整するための遅延回路３３をＰＬＬ回路３２の前段に挿入してなるものである。 - 特許庁

The device also includes a setting machine 25 for storing an input time difference from an input command to arrival as a delay phase difference at every previously set frequency difference, and an operation circuit 20 for selecting the delay phase difference from a storage means in accordance with a busbar-side frequency at the time of synchronous input.例文帳に追加

母線側と投入側との電圧差を検知する電圧差検知手段１１・１５と、母線側と投入側との周波数差を検知する周波数差検知手段１２・１４と、母線側と投入側との位相差を検知する位相差検知手段１３と、投入指令から到達までの投入時間差を、予め設定した周波数差毎の遅れ位相差として記憶する設定器２５と、同期投入時に母線側周波数に応じて前記遅れ位相差を前記記憶手段から選択可能な演算回路２０を備えた同期投入装置１０を提供する。 - 特許庁

The first block 101 is composed of a plurality of input waveguides 103, a slab waveguide 104, delay waveguide arrays 105, and slender grooves 106 filled with resin, and the second block 102 is composed of a plurality of input waveguides 107, a slab waveguide 108 and a plurality of output waveguides 109.例文帳に追加

第１ブロック１０１は、複数の入力導波路１０３、スラブ導波路１０４、遅延導波路アレイ１０５、及び樹脂が充填された細溝１０６から構成され、第２ブロック１０２は、複数の入力導波路１０７、スラブ導波路１０８、及び複数の出力導波路１０９から構成される。 - 特許庁

The video modulating device generates the video modulated signal by modulating the input video signal with a high-frequency signal and is equipped with the video equalizer circuit 2 which directly gives the group delay to the input video signal and a video modulator 3 which modulates the group-delayed video signal from the video equalizer circuit 2 with the high-frequency signal.例文帳に追加

入力ビデオ信号を高周波信号で変調してビデオ変調信号を形成するものであって、入力ビデオ信号を直接グループ遅延させるビデオイコライザ回路２と、ビデオイコライザ回路２によりグループ遅延したビデオ信号で高周波信号を変調するビデオ変調器３とを備える。 - 特許庁

To provide an image input device achieving smooth photographing without delay by appropriately supplying power according to power consumption variation in a series of photographing sequences of the image input device connected with a PC by a cable provided with both of a data communication line and a power supply line.例文帳に追加

データ通信ラインと電力供給ラインとを共に備えたケーブルでＰＣと接続された画像入力装置の、一連の撮影シーケンスの過程における消費電力変動に対し、適切な電力供給を可能とし、滞ることなく順調に撮影を行うことのできる画像入力装置を得ること。 - 特許庁

The network system is equipped with: a terminal which inserts marking information based on a traffic amount of data to be input into a VLAN tag of the data; and the delay device which transfers the data input according to priority based on the marking information inserted into the VLAN tag to other device.例文帳に追加

本発明によるネットワークシステムは、入力されるデータのトラフィック量に基づいたマーキング情報を、データのＶＬＡＮタグに挿入する端末装置と、ＶＬＡＮタグに挿入されたマーキング情報に基づいた優先順位に従って入力されたデータを他の装置に転送する中継装置とを具備する。 - 特許庁

The delay test circuit 10 generates an output clock CLK_OUT, by thinning out the middle clock pulse from consecutive clock pulses equal to or more than three of input PLL clocks 20 and supplies the output clock CLK_OUT to the input-side flip-flop 46 and output-side flip-flop 48.例文帳に追加

このディレイテスト回路１０は、入力ＰＬＬクロック２０の３以上の連続するクロックパルスから中間のクロックパルスを間引くことによって出力クロックＣＬＫ_ＯＵＴを生成し、出力クロックＣＬＫ_ＯＵＴを入力側フリップフロップ４６と出力側フリップフロップ４８とに供給するように構成されている。 - 特許庁

Response of the engine with respect to change of the required power Pe* is raised to reduce power shortage caused by response delay of the engine, and input and output of necessary electric power is carried out for covering the power shortage with power from the motor MG2 within input and output limitations Win, Wout of the battery is carried.例文帳に追加

要求パワーＰｅ＊の変化に対するエンジンの応答性を高くして、エンジンの応答遅れに伴なう動力不足を小さくし、バッテリの入出力制限Ｗｉｎ，Ｗｏｕｔの範囲内でこの動力不足をモータＭＧ２からの動力で賄うのに必要な電力の入出力を行なうようにする。 - 特許庁

In a pulse running circuit 10, a plurality of identical NAND circuits 111-142 in each of which delay time between an input signal and an output signal changes according to the size of a power source or a current source are connected in series, and a starting signal for starting run of a pulse signal is input in the NAND circuit 111.例文帳に追加

パルス走行回路１０は、入力信号と出力信号との遅延時間が電源又は電流源の大きさに応じて変化する、同一のＮＡＮＤ回路１１１〜１４２が複数個直列に連結されると共に、ＮＡＮＤ回路１１１に対して、パルス信号の走行を開始させる起動信号が入力される。 - 特許庁

Specifically, letting an amount of delay of the entire closed loop as a feedback control loop be D, moving averages calculated "D-1" times for the output of the loop filter are negatively fed back to the input of the loop filter and the integral term of the loop filter multiplied by D as a gain is positively fed back to the input of the loop filter.例文帳に追加

具体的には、フィードバック制御ループとしての閉ループ全体の遅延量をＤとしたとき、上記ループフィルタの出力の「Ｄ−１」回の移動平均を上記ループフィルタの入力に負帰還し、上記ループフィルタの積分項に対しＤをゲインとして乗じたものを上記ループフィルタの入力に正帰還する。 - 特許庁

This DLL circuit 100 is provided with a delay circuit 110 for generating an output clock signal SIGOUT by delaying an input clock signal SIGIN and a phase comparing circuit 120 for comparing a phase of the output clock signal SIGOUT with that of the input clock signal SIGIN.例文帳に追加

本発明に従うＤＬＬ回路１００は、入力クロック信号ＳＩＧＩＮを遅延して出力クロック信号ＳＩＧＯＵＴを生成する遅延回路１１０と、出力クロック信号ＳＩＧＯＵＴと入力クロック信号ＳＩＧＩＮと間の位相差を比較する位相比較回路１２０とを備える。 - 特許庁

A method and a device program a dual edge programmable delay unit that responds to an input signal with a a rise time and a fall time, includes a buffer which receives the input signal and provides an output signal with programmed variable delays between the rise and fall times of the output signal.例文帳に追加

デュアル・エッジ・プログラマブル遅延ユニットをプログラムする方法およびデバイスであって、立ち上がり時間および立ち下がり時間を有する入力信号に応答し、入力信号を受信し出力信号を供給するバッファを含み、出力信号の立ち上がり時間と立ち下がり時間との間にはプログラムされた可変遅延がある。 - 特許庁

On the basis of the differential value of the amplitude at the point when the input signal reaches the prescribed threshold, necessity of peak suppression and the degree to which the peak component is suppressed are estimated in advance, so that a waiting time until the amplitude of the input signal reaches a peak can be saved and the signal delay is reduced.例文帳に追加

入力信号が所定の閾値に達した時点における振幅の微分値に基づいて、ピーク抑圧の必要性や、ピーク成分を抑圧する度合いを予め予測することによって、入力信号の振幅がピークに達するまで待機する時間を省くことができ、信号の遅延を軽減することができる。 - 特許庁

An output signal control part 11 performs the conversion of input signal generation in terms of time in accordance with a simulation condition (a advance and delay values concerning a reference signal, a simulation start signal and a time increment value at every simulation) and with the output signal condition of a pseudo input signal generating part 12, i.e., a conventional model 13.例文帳に追加

出力信号制御部１１は、シミュレーションの条件（基準信号に対する進み、遅れ値、シミュレーション開始信号、シミュレーション毎の時間的インクリメント値）及び擬似入力信号生成部１２の、即ち従来モデル１３の出力信号条件に応じて、入力信号発生の時間的変換を行う。 - 特許庁

The delay time control part 7 is configured so that rise or fall of input signals inputted to gates of first and second N-channel MOS transistors 4 and 5 of the level shift part 8 and the gate of a third N-channel MOS transistor 6 of the CMOS output part 12 may be delayed to input signals IN.例文帳に追加

遅延時間制御部７は、レベルシフト部８の第１、第２のＮチャンネルＭＯＳトランジスタ４、５のゲートと、ＣＭＯＳ出力部１２の第３のＮチャンネルＭＯＳトランジスタ６ゲートとに入力する入力信号の立ち上がり又は立ち下りを入力信号ＩＮに対して遅延するように構成されている。 - 特許庁

In the SAW distributed delay line, on a surface of a substrate 10 made of a piezoelectric material, there are formed an input converter 11, an input-side reflector 13, an output converter 12 and an output-side reflector 14 which are each aligned symmetrically with respect to a reference line 10a.例文帳に追加

この弾性表面波分散型遅延線は、圧電材料よりなる基板１０の表面上に、基準線１０ａに対し対称的に、それぞれ整列して配置された入力変換器１１及び入力側反射器１３と出力変換器１２及び出力側反射器１４を形成したものである。 - 特許庁

The phase comparison part 15 is provided with a phase (frequency) comparator 5 which compares the phase difference between an input clock S1 and a frequency divided clock S2 and a phase (frequency) comparator 7 which compares the phase difference between the input clock S1 and a frequency divided clock S3 which has been delayed in a delay circuit 4 by a prescribed time.例文帳に追加

この位相周波数比較部１５は入力クロックＳ１と分周クロックＳ２の位相差を比較する位相（周波数）比較器５と，入力クロックＳ１と遅延回路４によって所定時間の遅延を与えた分周クロックＳ３との位相差を比較する位相（周波数）比較器７とを備える。 - 特許庁

To provide a setting screen obtaining device avoiding an input error, a large input delay, or the like when an operator configures setting for a new computer system to be verified in the same way as for an exiting computer system, and to provide a method of verifying performance of a computer system, or the like.例文帳に追加

オペレータが既設の計算機システムに対する設定入力操作と同じ設定入力操作を検証対象となる新たな計算機システムに対して行うに際し、入力ミスや大幅な入力遅れなどを回避できる設定画面取込装置および計算機システムの性能検証方法などの提供。 - 特許庁

A CDR circuit 310 includes: a frequency divider 320 that includes delay elements 312-1 to 312-4 and extracts a clock when triggered by a data input with periodic signal transitions inserted; and latches 315-1 to 315-8 that latches the input data signal in synchronism with the clock extracted by the frequency divider.例文帳に追加

ＣＤＲ回路３１０は、遅延素子３１２−１〜３１２−４を含み、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器３２０と、分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチ３１５−１〜３１５−８とを有する。 - 特許庁

To provide a voltage detection circuit for outputting a detection signal delayed from an input voltage and capable of particularly outputting the outputted detection signal with a different delay time depending on a changing state of the input voltage and to provide a semiconductor device.例文帳に追加

入力電圧に対して検出信号が遅延して出力する電圧検出回路及び半導体装置に関し、特に、入力電圧の変位の状態よって出力検出信号を異なる遅延時間で出力できる電圧検出回路及び半導体装置を提供することを目的とする。 - 特許庁

A controller 3 receives an average delay time from input of data to its output in multiplexers 2a, 2b that outputs data to one rnultiplexer 2c, discriminates the multiplex state of the multiplexers 2a, 2b on the basis of its average delay time so as to detect the multiplexers 2a, 2b in a congestion state.例文帳に追加

制御装置３は、同一の多重化装置２ｃに出力を行っている多重化装置２ａ，２ｂにおけるデータの入力から出力までの平均遅延時間を入力して、その平均遅延時間に基づき各多重化装置２ａ，２ｂの多重化状態を判断し輻輳状態にある多重化装置２ａ，２ｂを検出する。 - 特許庁

The IC is provided with a pair of delay generating circuits 11 which generate differential signals in which a relative delay is generated between the fall of one output signal and the rise of the other output signal, by only correcting the delays of the falls or rises of the output signals upon receiving differential input data from an internal circuit 10.例文帳に追加

ＩＣにおいて、内部回路10からの差動入力データを受け、出力信号の立下がりのみあるいは立上がりのみが遅延補正され、一方の出力信号の立下がりと他方の出力信号の立上がりとの間に相対的な遅延が発生した差動信号を生成する一対の遅延生成回路11を具備する。 - 特許庁

When testing the A-D conversion circuit 3, an input pulse Pin is inputted to a delay unit DU(1) on a first stage and operated in a test mode during which a sampling term TS is shorter than a real mode (actual use), so that the ring delay circuit 30 is tested and separately, the test clock CKT is inputted and operated to test the counter 36.例文帳に追加

このＡ／Ｄ変換回路３の試験を行う時には、初段の遅延ユニットＤＵ（１）に入力パルスＰｉｎを入力し、サンプリング周期ＴＳが実モード（実使用）時より短いテストモードで動作させることで、リング遅延回路３０の試験を行い、これとは別に、テストクロックＣＫＴを入力して動作させることで、カウンタ３６の試験を行う。 - 特許庁

Scanning only flip-flops 10 and 11 for reducing the wiring delay are inserted between an input pad 5 for test data and the first-stage flip-flop 8 on a scan chain, and a scanning only flip-flop 12 for reducing the wiring delay is inserted between the last-stage flip-flop 9 on the scan chain and an output pad 6 for the test result.例文帳に追加

テストデータの入力パッド５とスキャンチェーン上の初段フリップフロップ８との間に配線遅延を減少させるためのスキャン専用フリップフロップ１０，１１を、スキャンチェーン上の最終段フリップフロップ９とテスト結果の出力パッド６との間に配線遅延を減少させるためのスキャン専用フリップフロップ１２をそれぞれ挿入する。 - 特許庁

An input signal passes through an amplitude phase adjustment device 17 and a main amplifier 16, a distribution synthesizer 15 outputs the amplified signal to a delay line 19, passes through a delay line 18, is fed to the distribution synthesizer 15, a distortion component generated in the main amplifier 16 is fed to an amplitude phase adjustment device 22 and an auxiliary amplifier 23.例文帳に追加

入力信号は振幅位相調整器１７−主増幅器１６を通り、増幅信号が分配合成器１５より遅延線路１９へ出力され、また遅延線路１８を通り、分配合成器１５へ供給され、主増幅器１６で発生した歪成分が振幅位相調整器２２−補助増幅器２３へ供給される。 - 特許庁

An exchange system for routing an information packet to simultaneously receive various packet formats is disclosed, and this system comprises a plurality of input devices, a schedule unit, an exchange unit and a plurality of variable delay line units and for a packet before entering the exchange unit, wherein a length of time to be spent in a variable delay line unit is controlled by the schedule unit.例文帳に追加

種々のパケット・フォーマットを同時に受信できる情報パケットをルーティングする交換システムが開示され、このシステムは、複数の入力デバイスと、スケジュールユニットと、交換ユニットと、複数の可変遅延ライン・ユニットとを備え、パケットが交換ユニットに進入する前にパケットは、可変遅延ライン・ユニット内で費やす時間長さをスケジュールユニットが制御する。 - 特許庁

When a semiconductor wafer 1 is constituted in which the chips 2 individually built in electric circuits and operated based on an input signal are formed in a plurality of rows, an electric signal delay circuit 11 for delaying a signal for operating the electric circuit is formed in each of electric signal delay circuit placing regions A1-A8 set out of a chip forming region.例文帳に追加

入力信号に基いて動作する電気回路が個々に構築されたチップ２が複数行列に形成された半導体ウェーハ１を構成する際に、チップ形成領域外に設定した電気信号遅延回路搭載領域Ａ１〜Ａ８に、前記電気回路を動作させる信号を遅延させる電気信号遅延回路１１を形成する。 - 特許庁

The influence of the SET phenomenon is excluded by providing a delay time in a clock, but in order to prevent a hold time from being increased by the delay time, a leading-edge delayed clock is input to one of the storage nodes in such a way that the transition from the storage node and whole of the latch modes to through modes can be delayed.例文帳に追加

ＳＥＴ現象の影響をクロックに遅延時間を設けることにより排除するが、その遅延時間によってホールド時間が増加させられることを防止するために、一方の記憶ノードへは、その記憶ノード及び全体のラッチモードからスルーモードへの移行が遅延させられるような前縁エッジ遅延クロックが入力される。 - 特許庁

Then, the delay signal of an input signal outputted by that delay element is outputted.例文帳に追加

第１の遅延回路に基準信号が入力されると、所定期間後に基準信号の遅延信号を出力する遅延素子の段数を検出する検出手段を設け、その検出手段により検出された遅延素子の段数に応じて、第２の遅延回路を構成する遅延素子の中から任意の遅延素子を選択し、その遅延素子が出力する入力信号の遅延信号を出力する。 - 特許庁

The plurality of waveguides 140 are connected between the input ports and the output ports in an arrangement such that a first signal entering the device and mapped to any one of the output ports 130 experiences a delay that is different from a delay that is experienced by a second signal entering the device and mapped to a different one of the output ports.例文帳に追加

当該装置に入り且つ前記出力ポート１３０の何れかに対応付けられる第１信号が或る遅延を受けるような配置で、入出力ポート間に複数のウェーブガイド１４０が接続され、その遅延は、当該装置に入り且つ出力ポートとは異なるものに対応付けられる第２信号が受ける遅延とは異なる。 - 特許庁

The analog signal buffer 21 has a function for transmitting an analog signal component from the CCD 9 to the AFE 24 as it is, thus restraining the input of the overvoltage outputted from the CCD 9 to the AFE 24 by allowing the power supply delay 22 to delay the speed of change in voltage supplied to the analog signal buffer 21 from the power supply Vef2.例文帳に追加

アナログ信号バッファ２１はＣＣＤ９からのアナログ信号成分をそのままＡＦＥ２４に伝える機能を持つので、電源遅延部２２により、電源Ｖef2からアナログ信号バッファ２１に供給される電圧の変化の速度を遅くすることで、ＣＣＤ９から出力された過大電圧がＡＦＥ２４に入力されることが抑えられる。 - 特許庁

A semiconductor device includes a first and second delay elements 121 and 122 having mutually different operating conditions, a detecting circuit 123 for detecting a transmission rate difference of a pulse signal P simultaneously input to the first and second delay elements 121 and 122, and a set-up circuit 124 for generating a selection signal SEL based on the detected result of the detecting circuit 123.例文帳に追加

互いに動作条件が異なる第１及び第２の遅延素子列１２１，１２２と、第１及び第２の遅延素子列１２１，１２２に同時に入力されたパルス信号Ｐの伝搬速度差を検出する検出回路１２３と、検出回路１２３による検出結果に基づいて選択信号ＳＥＬを生成する設定回路１２４とを備える。 - 特許庁

This display device has one or more inverter circuits for adjusting a delay time between an external clock signal input parts T1, T2 for inputting external clock signals CKH1, CKH2, and a sampling signal generating circuit (shift register) on a substrate 10, and selects only a necessary inverter circuit from them, and connects it to delay a sampling timing of a video signal.例文帳に追加

基板１０上に、外部からのクロック信号ＣＫＨ１，ＣＫＨ２を入力する外部クロック入力部Ｔ１，Ｔ２と、サンプリング信号作成回路（シフトレジスタ）との間に、遅延時間を調整する１以上のインバータ回路を有し、このうち必要なインバータ回路のみを選択し接続して、映像信号のサンプリングタイミングを遅延させる。 - 特許庁

The current comparison circuit prepares comparison base information based on comparison base information entered from the input terminal and current detection information from the current detection circuit, outputs a delay control signal and buffer control signal, and enters them into the counter, counts each of them, and outputs the delay control signal and buffer control signal.例文帳に追加

電流比較回路は、入力端子から入力された比較基準情報と、電流検知回路からの電流検知情報とから比較基準情報を作成し、ｄｅｌａｙ制御信号およびバッファ制御信号を出力しカウンタに入力し、それぞれカウントし、ｄｅｌａｙ制御信号とバッファ制御信号とを出力する。 - 特許庁

This invention provides the cascade-connected mixer wherein all output signals from a second digital mixer are outputted to a first digital mixer, and a delay resulting from summing an input of the first digital mixer and cascade outputs of the second digital mixer is set to the same value as a total delay in the second digital mixer.例文帳に追加

第２のデジタルミキサの全ての出力信号が，第１のデジタルミキサに出力されるようにカスケード接続されたミキサ装置であって，前記第１のデジタルミキサにおいて，前記第１のデジタルミキサの入力から前記第２のデジタルミキサのカスケード出力の加算までのディレイ量は，前記第２のデジタルミキサにおける合計ディレイ量と同一値に設定される。 - 特許庁