「input delay」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

This semiconductor integrated circuit device is provided with a delay array 011 to input a clock and to generate plural clocks, a clock selecting circuit 026 to input the plural clocks and a control circuit 020 to select and control a clock to be outputted from the clock selecting circuit 026 from the plural clocks.例文帳に追加

クロックを入力し複数のクロックを発生する遅延アレイ０１１と、複数のクロックを入力するクロック選択回路０２６と、このクロック選択回路０２６から出力するクロックを複数のクロックから選択制御する制御回路０２０とを備えている。 - 特許庁

A file input/output control device 10 controls the input/output of files to and from the storage device 17 according to requests from an external device 16, and basically includes a request reception means 13, a file process delay detecting means 11, and a file determining means 14.例文帳に追加

ファイル入出力制御装置１０は、外部装置１６からの要求に基づき記憶装置１７へのファイルの入出力を制御するものであり、要求受付手段１３、ファイル処理遅延検出手段１１及びファイル決定手段１４を基本的に備えている。 - 特許庁

A majority decision judging circuit 5 judges majority decision by defining, as the input, the output values of three delaying units including delaying units of the highest rank and the lowest rank that define the selected output of a selection circuit 4 as the input among six delay units held by the path holding part 3n of the last stage.例文帳に追加

多数決判定回路５は最終段のパス保持部３ｎが有する６個の遅延器のうち、選択回路４の選択出力を入力とする最上位および最下位の遅延器を含む３個の遅延器の出力値を入力として、多数決の判定を行う。 - 特許庁

Further, the imaging device includes a memory 109 which stores the position of a defect pixel of the imaging element 102 or the position of a test signal as an expected value, and a determination unit 106 which determines a suitable delay amount using the image signal input by the input unit 105 and the expected value stored in the memory 106.例文帳に追加

また、撮像素子１０２の欠陥画素の位置または試験信号の位置を期待値として格納するメモリ１０９と、取り込み部１０５により取り込まれただ画像信号と、メモリ１０９に格納された期待値とを用いて適正な遅延量を判定する判定部１０６とを備える。 - 特許庁

To solve a problem that an area coverage modulation system has in relation to the mounting cost for an external IC and to solve the problem that a clock signal is delayed behind a start pulse signal when a signal is input from the external IC without providing a delay circuit to an input part of a driver.例文帳に追加

面積階調方式における外付けＩＣの実装コストの問題、さらに外付けＩＣから信号を入力する場合、スタートパルス信号よりもクロック信号が遅延してしまう問題を、ドライバーの入力部に遅延回路を設けることなく、提供することを課題とする。 - 特許庁

The time between the time when the potential of the input waveform at the input terminal of a block is measured and the time when the potential of the output waveform of the object block reaches the Vth for output-side measurement is measured as a delay (step B3).例文帳に追加

測定対象のブロックの入力端子の入力波形の電位がその入力端子のＶｔｈに達した時刻と測定対象のブロックの出力波形の電位が出力側測定用Ｖｔｈに達した時刻との間の時間を遅延値として測定する（ステップＢ３）。 - 特許庁

In an optical switch device, until the supply control of a driving voltage by driving voltage supply control parts 4 and 5 for the frame signal light is stabilized, a first delay part 64 for delaying the input to a switch module 3 of the frame signal light is interposed between a first branching part 61 and an input end.例文帳に追加

フレーム信号光についての駆動電圧供給制御部４，５による駆動電圧の供給制御が安定するまでの間は当該フレーム信号光のスイッチモジュール３への入力を遅延させる第１遅延部６４を、第１分岐部６１と入力端との間に介装する。 - 特許庁

Each DFF402, 403 carries out a delay of an input image signal for a time corresponding to a pixel transmission period of input image data from immediately after the terminating end of the effective pixel area of a block line containing a multiplex signal to immediately before the starting end of effective image data of the next block line, and a time more than twice of the time.例文帳に追加

ＤＦＦ402、403は入力映像データを、多重化信号のあるブロックラインの有効画素エリアの終端の直後から次のブロックラインの有効画素エリアの始端直前までの入力映像データの画素伝送期間分に相当する時間及びその２倍以上の時間遅延する。 - 特許庁

In a calculation method for delay time of multi-valued logic, among logic varying patterns obtained from a truth table of notable cells, patterns varying at one level in an input logic are stored into a pattern file 4 for execution of circuit simulation and patterns varying at more than one level in the input logic are stored into a pattern file 5 for non-execution of circuit simulation.例文帳に追加

着目セルの真理値表から得られる論理変化パターンのうち入力論理が１レベル変化するパターンを回路シミュレーション実行パターンファイル４に、入力論理が複数レベル変化するパターンを回路シミュレーション非実行パターンファイル５にそれぞれ記憶する。 - 特許庁

The propagation delay characteristics for the predetermined length of the branch lines L21-L24 are established to appropriate characteristics by which the phase of an input signal to each input terminal is aligned, by adjusting, for example, line width and line thickness of the branch lines L21-L24, and the dielectric ratio of a semiconductor substrate.例文帳に追加

分岐線Ｌ２１〜Ｌ２４の所定長あたりの伝播遅延特性は、例えば分岐線Ｌ２１〜Ｌ２４の線幅や、線の厚み、半導体基板の誘電率などを調節することによって、各入力端子への入力信号の位相が揃う適切な特性に設定される。 - 特許庁

The delay time of the driving signals for the first and the second array speakers are adjusted so that, as to the identical audio components of the input audio signals, the first and the second beam-shaped acoustic waves BM1, BM2 simultaneously arrive at the position to which sound images produced by the input audio signals are to be localized.例文帳に追加

第１および第２のアレースピーカを駆動する信号は、第１および第２のビーム状音波ＢＭ１およびＢＭ２が、入力音声信号の同一音声成分については、入力音声信号による音像を定位させるべき位置に同時に到達するように遅延時間調整される。 - 特許庁

To provide an output signal control device, method and program, capable of, when delaying an input signal and creating an output signal, inhibiting generation of errors due to the output signal, even if the delay of the output signal is not accommodated in its specified value due to fluctuations in the input signal.例文帳に追加

入力信号を遅延させて出力信号を作成する際に、入力信号の変動が原因で出力信号の遅延が規定値内に納まらない場合であっても、この出力信号によるエラーの発生の抑制が可能な出力信号制御装置、方法およびプログラムを得ること。 - 特許庁

When operating a tidal current by a tidal current operation circuit 43, in the case of having a time difference between input of the ship speed through the water to the tidal current operation circuit 43 and input of the absolute ship speed to the tidal current operation circuit 43, a delay correction means 48 corrects the time difference.例文帳に追加

遅延補正手段４８は、潮流演算回路４３にて潮流を演算する際に、潮流演算回路４３に対する対水船速の入力と、潮流演算回路４３に対する絶対船速の入力との間で時間差がある場合に、前記時間差を補正する。 - 特許庁

A sampling pulse width is wider than the pulse widths of the two external input signals, and the output periods of the two external input signals are completely included in the output period of the sampling pulse, therefore, even if a slight delay occurs on the sampling pulse, it does not have an influence on the timing for the holding but it is possible to easily decide the timing for the holding.例文帳に追加

サンプリングパルス幅は、外部入力の２信号のパルス幅よりも広く、かつサンプリングパルスの出力期間に外部入力の２信号の出力期間は完全に含まれるため、少々の遅延が生じても、保持タイミングに影響せず、容易に保持タイミングを決定出来る。 - 特許庁

A threshold processing circuit 14 calculates and compares the absolute value of the difference between a 1-frame delay video signal and an input video signal with a specified threshold and outputs a delayed video signal when the absolute value of the difference is smaller than the specified threshold or the input video signal when not.例文帳に追加

閾値処理回路１４は、１フレーム遅延映像信号と入力映像信号との差分絶対値を算出して所定の閾値と比較し、差分絶対値が所定の閾値より小さい時に遅延映像信号を出力し、それ以外の時に入力映像信号を出力する。 - 特許庁

A composition apparatus 113 compounds the frequency band fB2 signal comprising the distortion component input from a delay 108, with a distortion component input from the branching filter 111 and having an amplitude the same as and a phase reverse to the distortion component of the frequency band fB2 signal, to remove the distortion component from the frequency band fB2.例文帳に追加

合成器１１３は、遅延部１０８から入力した歪み成分を含む周波数帯ｆＢ２と、周波数帯ｆＢ２の歪み成分と同一振幅でかつ逆位相の分波器１１１から入力した歪み成分とを合成して、周波数帯ｆＢ２から歪み成分を除去する。 - 特許庁

The phase comparison circuit 80 compares the phases of respective signal waveforms of an output signal CK-A for making the clock signal CK pass through the input gate 40-1, and an output signal OT delayed, by making the clock signal CK pass through the input gate 40-2 and the variable delay circuit 70.例文帳に追加

位相比較回路８０は、クロック信号ＣＫが入力ゲート４０−１を経た出力信号ＣＫ−Ａと、クロック信号ＣＫが入力ゲート４０−２と可変遅延回路７０とを経て遅延した出力信号ＯＴとの各信号波形の位相を比較する。 - 特許庁

Since the center of output range of a comparator (input range of second and third inverters 7 and 8) becomes the threshold voltage of the inverter, delay time can be shortened by contracting the input range of both inverters 7 and 8 precisely resulting in high speed operation.例文帳に追加

これにより、コンパレータの出力範囲（第２のインバータ７，第３のインバータ８の入力範囲）の中心がインバータのスレッショルド電圧になるため、両インバータ７，８の入力範囲を精度よく縮めることにより、遅延時間を短縮でき高速に動作することができる。 - 特許庁

An output stage for PWM control of a load stage with a delay circuit which, in addition to the load current modulated by a PWM input signal, supplies a PWM output signal that is delayed by a predetermined fraction of the period duration relative to the PWM input signal.例文帳に追加

ＰＷＭ入力信号により変調される負荷電流に加え、ＰＷＭ入力信号と比べ周期時間に所定の分数をかけて算出される時間だけ遅延するＰＷＭ出力信号を供給する遅延回路を負荷段のＰＷＭ制御のための出力段に具備する。 - 特許庁

When the time from the input of a turn-off command signal to the input of a turn-on command is over a set value, this gate driving circuit changes the gate drive conditions so as to delay the turn-on operation, regardless of the above detected current value.例文帳に追加

上記課題を解決するために、ターンオフ指令信号入力時からターンオン指令入力までの時間が設定値以上であった場合は、前記電流検出値の大きさに関わらず、前記ゲート駆動条件をターンオン動作が遅くなるような回路に切り換えて動作させる。 - 特許庁

Then, route search is performed by using the value of each signal wire determined by a logic simulation and an activation condition of each gate, concerning a signal propagation route from an optional input FF having a changed signal in the specified input FF group to the output FF wherein the delay failure is detected (S307).例文帳に追加

次に、特定した入力ＦＦ群の中で、信号が変化している任意の入力ＦＦからディレイ故障が検出された出力ＦＦまでの信号伝搬経路を論理シミュレーションで求めた各信号線の値と各ゲートの活性化条件を用いて経路探索を行う（Ｓ３０７）。 - 特許庁

On the basis of the phase comparing signal SPD, a control logic circuit 2 judges the advancement of the phase of the feedback clock RCLK relative to the input clock ICLK and controls a delay time DT of the VDL 1R so that the phase error of the input clock ICLK and the feedback clock RCLK can become zero.例文帳に追加

制御ロジック回路２は位相比較信号ＳＰＤに基づき、帰還クロックＲＣＬＫの入力クロックＩＣＬＫに対する位相の進み具合を判断し、入力クロックＩＣＬＫと帰還クロックＲＣＬＫとの位相誤差がゼロになるように、ＶＤＬ１Ｒの遅延時間ＤＴを制御する。 - 特許庁

Besides, in a phase of the command signal input in the feedback control system, there is provided a delaying means 23 which relatively delays the phase of the command signal input in the feedforward controller 17, and the delaying means 23 can adjust delay variable of the phase of the command signal P.例文帳に追加

また、フィードバック制御系に入力される前記指令信号の位相に対し、フィードバックフォワード制御器１７に入力される前記指令信号の位相を相対的に遅らせる遅延手段２３を設け、この遅延手段１４は、前記指令信号Ｐの位相の遅延量を調整可能とする。 - 特許庁

In the radio relay device, an analysis controller controls so that a canceler input signal is FFT-analyzed, the obtained data are averaged, the thus obtained spectrum data are further IFFT-analyzed to calculate a delay profile, and the number of times of averaging processing is reduced as the residue of the calculated delay profile becomes large in updating a tap coefficient from the delay profile.例文帳に追加

本発明に係る無線中継装置は、解析制御装置が、キャンセラ入力信号をＦＦＴ解析し、得られたデータの平均処理を行い得られたスペクトラムデータをさらにＩＦＦＴ解析して遅延プロファイルを算出し、当該遅延プロファイルからタップ係数の更新を行うにあたり、算出した前記遅延プロファイルの残差が大きくなるほど平均処理の回数を減じるように制御する。 - 特許庁

The driving capacity can be controlled; by adjusting the number of inverters for drive by setting the input values of a plurality of drive capacity switching terminals (cpx and cnx), provided in a delay adjusting cell 1, when a timing error occurs in a semiconductor integrated circuit; thus the timing of the circuit action of the semiconductor integrated circuit can be adjusted by performing the delay adjustment for wiring delay, without changing the wiring resource.例文帳に追加

半導体集積回路においてタイミングエラーが発生した場合、遅延調整セル１に設けた複数の駆動能力切替端子（ｃｐｘ，ｃｎｘ）の入力値を設定することにより、駆動するインバータの数を調整して駆動能力を制御することができ、配線リソースを変更することなく、配線遅延の遅延調整を行って、半導体集積回路の回路動作タイミングを調整することができる。 - 特許庁

A special insertion part 5 inserts a selector circuit for selecting the enable signal when a delay dispersion value of an integrated circuit is the upper limit value of delay dispersion or less, and for selecting a signal of fixing the clock gating circuit in a clock signal passing state, and the clock gating circuit with a selector comprising the clock gating circuit with a signal selected by the selector circuit input into an enable input terminal.例文帳に追加

特別挿入部５により、集積回路の遅延ばらつき値が遅延ばらつき上限値以下であるときにイネーブル信号を選択し、そうでないときには、クロックゲーティング回路をクロック信号が通過する状態に固定する信号を選択するセレクタ回路と、そのセレクタ回路により選択された信号がイネーブル入力端子に入力されるクロックゲーティング回路からなる、セレクタ付きクロックゲーティング回路を挿入する。 - 特許庁

The 2nd logic circuit 25 is composed of a DFF 251 which latches the input data with the output of the fixed delay circuit 24 and outputs them, a DFF 252 which latches the latch data of the DFF 251 with the output from the fixed delay circuit 23 and inverts and outputs them, and an AND circuit 253 which performs AND operation between both the outputs.例文帳に追加

第２の論理回路２５は、固定遅延回路２４からの出力で入力データをラッチして出力するＤＦＦ２５１と、固定遅延回路２３からの出力でＤＦＦ２５１のラッチデータをラッチして反転出力するＤＦＦ２５２と、その両出力の論理積演算を行うアンド回路２５３とからなる。 - 特許庁

A signal from a NAND output terminal 7 of an AND circuit 3 in a first stage is divided into two and provides k (k is an integer ≥1) periods of the clock signal of the delay difference between the divided outputs by delay elements 26, 27 for connecting to input terminals 21, 22 of an AND circuit 25 in a second stage.例文帳に追加

１段目の論理積回路３の否定論理積出力端子７の信号を２分岐して該２分岐された出力間に遅延素子２６，２７によりクロック信号のｋ周期（ｋは１以上の整数）分の遅延差を与えて２段目の論理積回路２５の入力端子２１，２２に接続する。 - 特許庁

The wireless receiver has a delay detection demodulation circuit and an equalization demodulation circuit, wherein propagation path conditions such as multipath generation conditions are predicted from the error rate of the synchronization words of the output signal strings of the two demodulation circuits, a reception input level and the soft determination value by the delay detection demodulation circuit, and the two circuits are switched and used.例文帳に追加

遅延検波復調回路と等化復調回路をそなえ、二つの復調回路の出力信号列の同期ワードの誤り率と、受信入力レベルと、遅延検波復調回路の軟判定値とから、マルチパスの発生状況などの伝搬路状況を推測し、二つの回路を切替えて使用する。 - 特許庁

If there is a syntax rule matching the predetermined input terminal syntax identifying part 121 or the predetermined output terminal syntax identifying part 122, then either an event waiting function insertion part 131 or a delay function insertion part 132 inserts an event waiting function code or a delay function code into the second programming language.例文帳に追加

また、所定入力端子構文識別部１２１又は所定出力端子構文識別部１２２に合致する構文規則があれば、イベント待ち関数挿入部１３１又はディレイ関数挿入部１３２は第２のプログラミング言語中にイベント待ち関数コード又はディレイ関数コードを挿入する。 - 特許庁

A phase comparator 13 is disconnected from a DLL loop by a switching circuit 15, a counter 14 starts counting by a rise edge of an output clock CLK2 of a first variable delay circuit 11, and the counting is stopped by an edge of a rise clock of an input clock CLK1 into the first variable delay circuit 11.例文帳に追加

切換回路１５によって位相比較器１３をＤＬＬループから切り放しておき、第１可変遅延回路１１の出力クロックＣＬＫ２の立上りエッジによってカウンタ１４のカウントを開始し、第１可変遅延回路１１への入力クロックＣＬＫ１の立上りクロックのエッジによってそのカウントを停止させる。 - 特許庁

When an interlace video signal is input to a pull-down detection apparatus 1, a field is delayed for a fixed field period by a field delay section 2, a differential amount between the field delayed by the field delay section 2 and a current field is calculated by a differential calculation section 3, and a calculation result is output to a differential determination section 4.例文帳に追加

プルダウン検出装置１に、インターレース映像信号が入力されると、フィールド遅延部２によって一定のフィールド期間遅延され、フィールド遅延部２によって遅延されたフィールドと現在のフィールドとの差分量を差分算出部３で算出し、算出結果を差分判定部４に出力する。 - 特許庁

While taking in a loopback signal of an RF output of an RF amplifier 2, the apparatus fetches a reference signal input to a nonlinear type compensator 1; detects time difference of the both signals using correlation operation by a delay estimation unit 13; delays a reference signal by a delay correction unit 14; and makes the signal synchronize with the loopback signal.例文帳に追加

ＲＦ増幅器２のＲＦ出力のループバック信号を取り込むとともに、非線形補償器１に入力されるリファレンス信号を取り込み、両信号の時間差を遅延推定部１３で相関演算により検出して、遅延補正部１４によりリファレンス信号を遅延させてループバック信号と同期させる。 - 特許庁

Then, the phase comparator 13 is connected to the DLL loop by the switching circuit 15 at a timing of rise edge of the input clock CLK1, the number of steps of delay cells of the first variable delay circuit 11 is set at the number of steps corresponding to a counter value of the counter 14, and a usual DLL locking operation is performed.例文帳に追加

そして、入力クロックＣＬＫ１の立上りエッジのタイミングで、切換回路１５により位相比較器１３をＤＬＬループに接続するとともに、カウンタ１４のカウンタ値に相当する段数に、第１可変遅延回路１１の遅延セル段数を設定してから、通常のＤＬＬロック動作を行わせる。 - 特許庁

The frequency-divided complementary clock signals are inputted to the complementary voltage-controlled delay element array and the phase of complementary output signals from the complementary voltage-controlled delay element array is compared with that of the frequency-divided complementary clock signals, thereby outputting the equiphase multi-phase clock signals synchronized with the input clock.例文帳に追加

この分周された相補クロック信号を電圧制御ディレイ素子列に入力し，電圧制御ディレイ素子列からの相補出力信号を分周された相補クロック信号と位相比較することで前記入力クロックと同期した等位相多相クロック信号を出力することが可能となる。 - 特許庁

A delay circuit 14 adjusting respectively delay time of decoding signals D1-D5 is provided between a decoding circuit 10 and a latch circuit 15 so that dispersion of a setup/hold characteristic of decoded signals D1-D5 to which input signals CSB, RASB, CASB, WEB outputted from the decoding circuit 10 are decoded is less.例文帳に追加

デコード回路１０とラッチ回路１５との間には、デコード回路１０から出力される入力信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢをデコードしたデコード信号Ｄ１〜Ｄ５のセットアップ・ホールド特性のバラツキを小さくするように該デコード信号Ｄ１〜Ｄ５の遅延時間をそれぞれ調整する遅延回路１４が備えられている。 - 特許庁

A delay quantity setting means 10 sets delay quantity prescribing timing at which a data read signal for a corresponding memory cell is generated after a word line selected in correspondence to an address signal based on input of an address signal inputted from these ports or from which port an address signal is inputted.例文帳に追加

遅延量設定手段１０は、これらのポートから入力するアドレス信号、あるいはどのポートからアドレス信号が入力したかに基づいて、アドレス信号に対応して選択されるワード線が活性されてから該当するメモリセルへのデータ読出し信号を発生させるタイミングを規定する遅延量を設定する。 - 特許庁

When a simultaneous order condition for orders whose simultaneously ordering is specified is previously set in a trigger database as a trigger, a risk of price variation due to the delay or order timing which may be caused by input operation and the delay of order timing caused by a state of no monitoring of stock prices can be reduced.例文帳に追加

また、予め同時発注が指定された注文について同時発注の条件をトリガデータベース１４にトリガとして設定しておくことにより、入力の作業による発注のタイミングの遅れと合わせて、株価を監視できない等の理由による発注のタイミングの遅れによる価格変動のリスクを軽減すこともできる。 - 特許庁

A microcomputer 6 calculates a distance between a focus of a beam and each of speaker units 5 configuring the array speaker to obtain a delay time corresponding to the distance, and sets a tap to extract a signal from a delay memory 2 for delaying an input acoustic signal and a coefficient used for interpolation in an interpolation processing means 3 to each speaker unit.例文帳に追加

マイクロコンピュータ６は、アレースピーカーを構成する各スピーカーユニット５とビームの焦点との距離を算出して、それに対応する遅延時間を求め、入力音響信号を遅延する遅延メモリ２から信号を取り出すためのタップと補間処理手段３において補間に用いる係数を各スピーカーユニットごとに設定する。 - 特許庁

A response delay compensation element is provided on an input side of an intake system model where a behavior of intake air flowing in an intake passage from a throttle valve to an intake port of an engine is modeled, to compensate a response delay of on output gMAF of an air flow meter by a phase shift compensation.例文帳に追加

スロットルバルブからエンジンの吸気口までの吸気通路を流れる吸入空気の挙動をモデル化した吸気系モデルの入力側にエアフロメータの出力ｇ_ＭＡＦ の応答遅れを位相進み補償で補償する応答遅れ補償要素を設け、この応答遅れ補償要素の出力ｇを吸気系モデルに入力する。 - 特許庁

A gain control amplifier circuit 1 is placed to the input side of a delay element 2, a gain variable amplifier circuit 3 is placed to an output side of the delay element 2, the gain of the gain variable amplifier circuit 3 is controlled by a control signal SCTL, so as to increase the gain at the special reproduction more than the gain at the usual reproduction.例文帳に追加

遅延素子２の入力側に利得制御増幅回路１を配置するとともに、遅延素子２の出力側に利得可変増幅回路３を配置し、この利得可変増幅回路３の利得を、制御信号ＳＣＴＬで制御し、特殊再生時は通常再生時より大きくなるようにする。 - 特許庁

First to M+N-th delay parts 32-38 delay input data DA by the mutually different M+N (in this case, M and N are respectively an integer ≥2) pieces of time and output the delayed data one by one with the time difference of T/M+N (in this case, T is time required for shifting the level of output data).例文帳に追加

第１〜第Ｍ＋Ｎ遅延部32〜38は、入力データDAを相異なるＭ＋Ｎ（ここで、Ｍ及びＮの各々は２以上の整数）個の時間だけ遅延させ、遅延されたデータをＴ／Ｍ＋Ｎ（ここで、Ｔは出力データのレベルが転移されるために必要な時間である）の時間差をおいて一つずつ出力する。 - 特許庁

In an encoding apparatus, the delay circuit 184 of a pixel holding circuit 141 extracts an attentional pixel in the image of a video signal to be input and delay circuits 181, 183, 185 and 187 of the pixel holding circuit 141 extract a plurality of pixels for interpolation to be used for interpolating an interpolation pixel corresponding to the attentional pixel.例文帳に追加

画素保持回路１４１の遅延回路１８４は入力される映像信号の画像の注目画素を抽出し、画素保持回路１４１の遅延回路１８１，１８３，１８５および１８７は注目画素に対応する補間画素を補間するのに用いる複数の補間用画素を抽出する。 - 特許庁

Whereas, when the off-action of the IG key switch 6 is detected by the switch input detection part 2, in the case that it is detected that the head lamp switch 12 is turned off, the illumination brightness of the indicator in the delay time set by the delay timer is made to daytime brightness at the indication driving control part 4.例文帳に追加

一方、スイッチ入力検出部２によりＩＧキースイッチ６のＯＦＦ動作を検出した時に、前照灯スイッチ１２がＯＦＦされていることを検出した場合には、遅延タイマにより設定された遅延時間内における表示体の照明輝度を表示駆動制御部４において昼間輝度とする。 - 特許庁

In the optical transmitter, the optical signal which is outputted from a signal generator 100, branched by an electric branch unit 110, given by a time delay by a delay unit 120, intensity modulated by a third signal, and output from a light source 130 is input to an optical branch unit 140, and branched to first and second optical branch signals.例文帳に追加

信号生成部１００から出力され、電気分岐部１１０で分岐され、遅延部１２０で時間遅延を与えられ第３の信号によって強度変調された、光源１３０から出力される光信号を、光分岐部１４０へ入力し、第１及び第２の光分岐信号に分岐する。 - 特許庁