「semiconductor arrayed」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

Then, the striped waveguides 30 (ridge portion 10) are arrayed at irregular intervals to include a plurality of kinds of nitride-based semiconductor laser elements where formation positions of waveguides 30 (ridge portion 10) are different from one another.例文帳に追加

そして、ストライプ状の導波路３０（リッジ部１０）が非等間隔に配列されることによって、導波路３０（リッジ部１０）の形成位置が異なる複数種類の窒化物系半導体レーザ素子を含むように構成されている。 - 特許庁

In the semiconductor chip 1 equipped with a multitude of bonding pads 100, 101 arrayed in one row on the peripheral parts of the chip as input-and-output interfaces, an up-and-down stage difference is provided between neighbored bonding pads 100, 101.例文帳に追加

チップ周辺部に入出力インターフェースとして一列に並べて形成した多数のボンディングパッド１００、１０１を備えた半導体チップ１において、隣り合う前記ボンディングパッド１００、１０１の間に上下段差を設けた。 - 特許庁

The elastic wave element is provided with a piezoelectric single crystal substrate 5, a first conductivity type semiconductor layer 3 provided on the piezoelectric single crystal substrate 5 and a plurality of linear second conductivity type semiconductor regions 4a and 4c arrayed in a prescribed cycle in a prescribed direction on the surface facing the piezoelectric single crystal substrate 5 of the first conductivity type semiconductor layer 3.例文帳に追加

圧電単結晶基板５と、この圧電単結晶基板５上に設けられた第１導電型半導体層３と、この第１導電型半導体層３の圧電単結晶基板５に対向する面に所定の方向に所定の周期で配列して設けられた複数の線状の第２導電型半導体領域４ａ、４ｃとを具備することを特徴とする弾性波素子。 - 特許庁

A flip chip is mounted by a method wherein the semiconductor chip, the solder fill and the printing circuit substrate are arrayed well under a condition that the solder fill is adhered onto the semiconductor chip previously or the solder fill is adhered onto the printing circuit substrate previously to make them integrated type and, thereafter, the semiconductor chip and the printing circuit substrate are connected mutually through a reflow process.例文帳に追加

半導体チップ上にソルダフィルを先に付着、または印刷回路基板上にソルダフィルを先に付着して一体型に作った状態で半導体チップ、ソルダフィル及び印刷回路基板がよく整列されるようにした後に、リフロー工程を通じて半導体チップと印刷回路基板が電気的に互いに連結されるようにすることを特徴とするフリップチップ搭載方法である。 - 特許庁

On a semiconductor layer 103 which is a columnar structure body extended in a prescribed direction on an insulation layer 102 whose width and height are in the range of several nm to several tens nm, a plurality of gate electrodes 105 are arrayed in the extended direction of the semiconductor layer 103 through a gate insulation film 104.例文帳に追加

絶縁層１０２上において所定の方向に延在する柱状の構造体であり、幅および高さが数ｎｍから数１０ｎｍの範囲となっている半導体層１０３上に、ゲート絶縁膜１０４を介して複数のゲート電極１０５を、半導体層１０３の延在方向に配列する。 - 特許庁

In this method for manufacturing this thermoelectric converting device, a set of array bodies where only the p type thermoelectric semiconductor elements 1 and the n type thermoelectric semiconductor elements 2 are arrayed are preliminarily manufactured on the polymer sheets 7 and 8, and both of them are fit to each other, and those respective elements are bonded to the electrodes at predetermined positions so as to be integrated.例文帳に追加

製造にあたっては、予め高分子シート７及び８上に、それぞれ、ｐ型熱電半導体エレメント１及びｎ型熱電半導体エレメント２のみを配置した１組の配列体を予め作製しておき、両者を嵌め合せ、各エレメントを所定の位置で電極に接合して、一体化する。 - 特許庁

The semiconductor device includes the semiconductor chip 10 having the integrated circuit 12 formed, electrodes 14 formed in a first region of the semiconductor chip 10 and arrayed in a plurality of columns and rows, a resin protrusion 20 formed in a second region surrounding a first region of the semiconductor chip 10, and a plurality of electric connections 30 formed on the resin protrusion 20 and electrically connected with the plurality of electrodes 14.例文帳に追加

半導体装置は、集積回路１２が形成された半導体チップ１０と、半導体チップ１０の第１の領域に形成されてなり、複数行複数列に配列された電極１４と、半導体チップ１０の第１の領域を囲む第２の領域内に形成された樹脂突起２０と、樹脂突起２０上に形成されてなり、複数の電極１４と電気的に接続された複数の電気的接続部３０と、を含む。 - 特許庁

To provide a pattern formation method and a method of manufacturing a semiconductor device, capable of forming a pattern in which a pattern region where pattern elements are periodically arrayed and a pattern region without such periodicity coexist with a high resolution.例文帳に追加

パターン要素が周期的に配列されたパターン領域と、このような周期性のないパターン領域とが混在しているパターンを高い解像度で形成することができるパターン形成方法及び半導体装置の製造方法を提供する。 - 特許庁

This optical scanner has a semiconductor laser array 21 having the two-dimensionally arrayed light emitting elements in which the plural light emitting points scan the same or different scanning lines, a rotary polyhedral mirror 3 which simultaneously scans the optical beams from the semiconductor laser array 21 in a main scanning direction and a revolution regulating mechanism 22 rotates and regulates the semiconductor laser array 21 around the optical axis and the image forming device.例文帳に追加

本発明は、複数の発光点が同一あるいは異なる走査線を走査する２次元配列の発光素子を有する半導体レーザアレイ２１と、半導体レーザアレイ２１からの複数ビームを一括して主走査方向に走査する回転多面鏡３と、半導体レーザアレイ２１を光軸中心に回転調整する回転調整機構２２とを備える光走査装置および画像形成装置である。 - 特許庁

The semiconductor device is provided with a semiconductor substrate 10, a plurality of circuit blocks 11 formed on the 1st area of the substrate, and a plurality of dummy patterns 12 formed on the 2nd area of the substrate and arrayed so that band-like areas are formed on which the dummy patterns are not formed.例文帳に追加

この半導体装置は、半導体基板１０と、半導体基板の第１の領域に形成された複数の回路ブロック１１と、半導体基板の第２の領域に形成された複数のダミーパターンであって、第２の領域においてダミーパターンが形成されていない帯状の領域ができるように配列された複数のダミーパターン１２とを具備する。 - 特許庁

In a photoelectric converter, wherein a photoelectric conversion part, a switching element and by means of a pixel electrode and a wiring, a plurality of pixels are formed on a substrate and arrayed two-dimensionally, the photoelectric conversion part S is composed of a common electrode and a semiconductor layer, and the pixel electrodes 108 and 109 comprise a semiconductor layer and a layer forming a Schottky junction.例文帳に追加

基板上に光電変換部と、スイッチング素子と、画素電極と配線により複数個の画素を形成し、これを２次元に配列した光電変換装置において、前記光電変換部は共通電極と半導体層からなり、前記画素電極が前記半導体層とショットキー接合を形成する層を有することを特徴とする。 - 特許庁

The top of the array substrate is provided with a plurality of short-circuit wiring 51 which are formed of the semiconductor layers and short-circuit the semiconductor layers of the switching elements arrayed in every row, a plurality of video signal lines connected for every column of the pixel sections and a plurality of scanning lines Sga connected to the control terminals of the respective switching elements for every row of the pixel sections.例文帳に追加

アレイ基板上には、半導体層により形成され、各行に並んだスイッチング素子の半導体層同士を短絡した複数の短絡配線５１、画素部の列毎に接続された複数の映像信号線、画素部の行毎にそれぞれスイッチング素子の制御端子に接続された複数の走査線Ｓｇａが設けられている。 - 特許庁

This nonvolatile memory (2) is composed so that a plurality of nonvolatile memory cells are arranged in the arrayed state, each of which has a source electrode (53) and drain electrode (54) formed on a semiconductor substrate (30), a charge trap layer (52) formed on the semiconductor substrate between the source electrode and drain electrode, and a gate electrode (50) arranged on the charge trap layer.例文帳に追加

本発明の不揮発性メモリ（２）は、半導体基板（３０）に形成されたソース電極（５３）及びドレイン電極（５４）と、ソース電極とドレイン電極間の前記半導体基板上に形成された電荷トラップ層（５２）と、電荷トラップ層上に配置されたゲート電極（５０）とを有する不揮発性メモリセルがアレイ状に複数配列されて成る。 - 特許庁

In a semiconductor integrated circuit, a wiring branch point where wiring for transmitting a clock signal or a data signal to a plurality of arrayed object elements is branched from a common section to each of a plurality of object elements is preliminarily predicted.例文帳に追加

本発明は、半導体集積回路において、配置される複数の対象素子に対してクロック信号、またはデータ信号を伝送するための配線が、共通部分から複数の対象素子の各々に対して分岐する配線分岐点を予め予測する。 - 特許庁

The 1st and the 2nd semiconductor lasers 11a and 11b are arranged so that two light condensing points are arrayed in the direction of the 1st focal line F1, and the optical head 10 is set so that the 1st focal line F1 is aligned with the tangential directions of optical disks D1 and D2.例文帳に追加

第１，第２の半導体レーザー１１ａ，１１ｂは、２つの集光点が第１の焦線Ｆ1の方向に沿って配列するよう配置され、光ヘッド１０は、第１の焦線Ｆ1が光ディスクＤ1，Ｄ2の接線方向に一致するよう設定されている。 - 特許庁

A regular step which is arrayed in the direction of m-axis is formed on the surface of the MgxZn1-xO substrate 1 in such a manner where a phenomenon, called as step bunching, can be prevented and the flatness of the film of semiconductor layer laminated on the substrate 1 can be improved.例文帳に追加

このようにして、ＭｇｘＺｎ１−ｘＯ基板１の表面に、ｍ軸方向に並ぶ規則的なステップを形成することで、ステップバンチングと呼ばれる現象を防ぎ、基板１上に積層される半導体層の膜の平坦性を向上させることができる。 - 特許庁

A wiring layer group formed right below a dam part 60 is formed including wiring layers 52A, 52B, and 52C which are arrayed at specified intervals from the inner circumferential edge side to the outer circumferential edge part of the dam 60 where a semiconductor device 48 is arranged.例文帳に追加

ダム部６０の真下に形成される配線層群５２は、半導体装置４８が配置されるダム部６０の内周縁部側から外周縁部に向って所定の間隔で複数配列される配線層５２Ａ，５２Ｂ，および５２Ｃを含んで形成されるもの。 - 特許庁

A three-dimensional (3D) semiconductor memory element includes a vertical channel extending from a lower stage to an upper stage adjacent to a substrate, and coupled to a plurality of memory cells; and a cell array having the plural memory cells, and arrayed in a gate stack form of a staircases-shaped structure arranged on the substrate.例文帳に追加

３次元（３Ｄ）半導体メモリー素子は、基板に隣接する下段から上段まで伸張して、複数個のメモリーセルと連結された垂直チャンネルと、前記複数個のメモリーセルを有し、前記基板上に配置された階段形構造のゲートスタック形態にアレイされたセルアレイと、を含む。 - 特許庁

The semiconductor light-emitting element has: a sapphire substrate 10, on the surface of which many stripe-shaped grooves 11 are arrayed parallel to a first direction (x-axis) on the surface; and the dielectric 15 formed on the surface 10a of the sapphire substrate and in the grooves 11 discontinuously in the first direction.例文帳に追加

表面上にとられた第１方向（ｘ軸）に平行に、ストライプ状の溝１１を多数、表面上に配列させたサファイア基板１０と、サファイア基板の面１０ａの上及び溝１１において、第１方向には不連続に形成された誘電体１５を有する。 - 特許庁

In this ultraviolet sensor, a plurality of ultraviolet detecting elements having at least an ultraviolet ray transmitting electrode transmitting ultraviolet ray, an optical semiconductor layer containing at least one element selected from the group consisting of Al, Ga and In, and a counter electrode, are arrayed.例文帳に追加

少なくとも、紫外線を透過する紫外線透過電極と、Ａｌ、Ｇａ、及び、Ｉｎからなる群より選ばれる１以上の元素及び窒素を含有する光半導体層と、対向電極と、を有する紫外線検出素子が複数個配列されてなることを特徴とする紫外線センサーである。 - 特許庁

Semiconductor chips 4 are adjacently arrayed along a pair of opposite sides of a quadrilateral cooling metal base 1 having bolt mounting holes 16 at the edges of the pair of opposite sides for fastening outer cooling members to the metal base 1.例文帳に追加

半導体チップ４を冷却用金属ベース１の四辺形の一対の対向する辺に沿ってこれに隣接して配列し、当該一対の対向する辺の縁部に冷却用金属ベース１と放熱フィンなどの外部冷却部材とを締め付けるためのボルト取付けボルト用穴１６を配置する。 - 特許庁

To provide a radiation image detector having an electrode layer where many linear electrodes for reading out charge signals generated in a semiconductor layer are arrayed, capable of suppressing an influence of breaking of a wire on an image without causing an image defect caused when a wire breaking part is directly repaired.例文帳に追加

半導体層において発生した電荷信号を読み出すための線状電極が多数配列された電極層を備えた放射線画像検出器において、断線箇所を直接修復することによる画像欠陥を生じることなく、断線による画像への影響を抑制する。 - 特許庁

A solid-state image sensor includes a semiconductor substrate on which a plurality of photoelectric conversion elements are arrayed like a two-dimensional array and a plurality of photoelectric conversion elements per predetermined area are included and an antireflection film wherein at least one photoelectric conversion element (e.g., R pixel) per predetermined area is laminated on a light receiving surface of the semiconductor substrate as an antireflection film removing element.例文帳に追加

複数の光電変換素子が二次元アレイ状に配列形成され所定面積当たり複数個の前記光電変換素子を含む半導体基板と、前記所定面積当たり少なくとも１個の前記光電変換素子（この例ではＲ画素）を反射防止膜除去素子として前記半導体基板の受光面に積層される反射防止膜とを備える。 - 特許庁

The manufacturing method has a step for connecting a plurality of electrodes arrayed two-dimensionally on the entire surface of the semiconductor chip to a corresponding conductive area on a substrate, a step for injecting liquefied resin for underfill between the entire surface of the semiconductor chip and the substrate, and a step for melting and curing the resin for underfill under constant pressure at temperature of glass transition temperature or above.例文帳に追加

半導体チップの一面に２次元的に配列された複数の電極を、基板上の対応する導電性領域に接合するステップと、半導体チップの一面と基板との間に液状化されたアンダーフィル用樹脂を注入するステップと、一定の圧力下においてアンダーフィル用樹脂をガラス転移温度以上の温度で溶融しキュアするステップとを有する。 - 特許庁

The p+-type semiconductor region 6 is circular or polygonal, in top view, on the surface side, while it is close to the adjacent p+-type region 6 or overlaps each other at the farthest part from a central part, or the area ratio between the semiconductor region 6 and the part except for it is (2-6):1 while being arrayed regularly.例文帳に追加

そして、ｐ^+ 形の半導体領域６が、ｎ^- 形半導体層２の表面側の平面形状で円形もしくは多角形状で、中心部から一番遠い位置の部分が隣り合うｐ^+ 形の領域６と近接もしくは重なり合うか、または半導体領域６とそれ以外の部分の面積比が（２〜６）：１で、かつ、規則的に配列して形成されている。 - 特許庁

In a control circuit 201 provided in the semiconductor memory device, a chip connection part 300 provided with pads 301-306 is constituted so as to correspond to the maximum capacity of a memory cell array provided in the semiconductor memory device, and even when having a memory cell array having capacity being less than the maximum capacity, arrayed places and the number of these pads 301-306 are decided fixedly.例文帳に追加

半導体記憶装置に備える制御回路２０１上において、パッド３０１〜３０６を備えたチップ接続部３００は、半導体記憶装置内に備えられるメモリセルアレイの最大容量に対応した形で構成されていて、その最大容量未満の容量のメモリセルアレイを持つ場合であっても、これらパッド３０１〜３０６の配置場所や個数は固定的に決定されている。 - 特許庁

Pixel cells PXx,y including photodiodes PD are arrayed in matrix on a semiconductor chip IC, each pixel cell diffuses input image information obtained by the photodiode PD by a resistance network to obtain image information having been diffused at two different time points t2 and t3, and an arithmetic part 18 computes their ratio.例文帳に追加

フォトダイオードＰＤを含む画素セルＰＸx,y を半導体チップＩＣ上にマトリクス状に配列し、各画素セルにおいて、フォトダイオードＰＤによる入力画像情報を、抵抗回路網で拡散さて、２つの異なる時刻ｔ２，ｔ３におけるの拡散後の画像情報を得、これらの比を演算部１８でとるよう構成する。 - 特許庁

A semiconductor device includes a plurality of circuit blocks 100 each including a plurality of nonvolatile memory elements 110 arrayed in an X direction, a plurality of comparison circuits 120 allocated to the respective nonvolatile memory elements 110, and a determination circuit 130 allocated to the plurality of comparison circuits 120 in common.例文帳に追加

Ｘ方向に沿って配列された複数の不揮発性記憶素子１１０と、不揮発性記憶素子１１０のそれぞれに割り当てられた複数の比較回路１２０と、複数の比較回路１２０に対して共通に割り当てられた判定回路１３０とを有する回路ブロック１００を複数備える。 - 特許庁

At least a part of a dielectric base body surface having light transmissivity is provided with concave parts each having a substantially rectangular shape in plane view, whereby concave-convex sections arrayed in checker patterns in plane view are formed, and the bottom faces of the concave sections and the upper faces of the convex sections are provided with metal layers or semiconductor layers.例文帳に追加

光透過性を有する誘電体基体表面の少なくとも一部に、平面視が実質的に長方形状なした凹部を設けることにより、平面視が市松模様状に配列された凹凸部を形成し、前記凹部底面と凸部上面とに金属層もしくは半導体層を設けた。 - 特許庁

The substrate storage container has the front open box type container body 1 in which a plurality of semiconductor wafers are arrayed and stored through the supporting ribs 2, a bottom plate 30 detachably installed on the base of the container body 1 and conveyor contact rails 40 integrally formed to both side sections of the left and right of the bottom plate 30, respectively.例文帳に追加

複数枚の半導体ウェーハを支持リブ２を介して整列収納するフロントオープンボックスタイプの容器本体１と、容器本体１の底面に着脱自在に装着されるボトムプレート３０と、このボトムプレート３０の左右両側部にそれぞれ一体形成されるコンベヤ接触レール４０とを備える。 - 特許庁

Process tools are arrayed and stored which splittably comprises a lower structural body 1, upper structural body 2, and middle structural body 3 for allowed attaching and detaching, with at least the lower structural body 1 and upper structural body 2, detachably connected together with a semiconductor wafer adhesively held between them.例文帳に追加

下部構造体１、上部構造体２、及び中部構造体３を取り付け取り外しが可能な分割自在に備え、これらのうち、少なくとも下部構造体１と上部構造体２とを着脱自在に連結してそれらの間に半導体ウェーハを粘着保持する処理治具を整列収納する。 - 特許庁

Related to the semiconductor device comprising fuse array, a plurality of fuses 13 constituting the fuse array are formed with a pattern which widens toward one end in y direction, which is the energizing direction, while the patterns are made to be inverted alternately with respect to y direction, which are arrayed in x direction which crosses the y direction.例文帳に追加

ヒューズアレイを有する半導体装置において、ヒューズアレイを構成する複数のヒューズ１３は、通電方向であるｙ方向に一端部が末広がりとなるパターンをもって形成され、且つ、そのパターンをｙ方向について交互に反転させてｙ方向と交差するｘ方向に配列される。 - 特許庁

A convex spiral shape contact 2 to be connected to a plurality of balls 10a arrayed in a grid on a connecting face of a semiconductor device 10 is featured by being formed so as to narrow its width as going on from a root to a tip end in a spiral manner between extremely small gaps in a planar view.例文帳に追加

半導体デバイス１０の接続面に碁盤の目状に複数個配列されたボール１０ａと接続される凸型スパイラル状接触子２であって、平面視で、きわめて小さな隙間でスパイラル状に、根元から先端に進むにしたがって幅が狭くなるように形成されたことを特徴とする。 - 特許庁

To provide a method of manufacturing individual semiconductor devices while individualizing by dicing after a plurality of unit lead frames arrayed in a matrix on a lead frame material are sealed together with a resin, wherein shortening of the life of a dicing cutter due to wear and generation of a defective product due to metal burrs formed during cutting are prevented beforehand.例文帳に追加

リードフレーム材にマトリクス状に配列した複数の単位リードフレームを一括して樹脂封止した後、ダイシングにより個別化して個々の半導体装置を製造する方法において、ダイシング刃物の摩耗による寿命の低減、および切断時の金属バリに起因する製品不良の発生を、未然に防止する半導体装置の製造方法を提供する。 - 特許庁

For high performance and low cost, the semiconductor pressure sensor adopts a simple structure where feed-through capacitors 5 are arrayed and soldered for electrical connection to a plurality of lead terminals 4, and thereby omits antinoise parts such as a substrate and an aluminum wire required in a conventional technique to reduce the number of parts, a housing space and manufacturing steps.例文帳に追加

複数のリード端子４に対し、それぞれ貫通コンデンサ５を配置してはんだ付けにより電気的に接続するという簡素な構造を採用したことで、従来技術で必要としていた基板・アルミワイヤ等のノイズ対策部品を不要とし、部品点数・収容スペース・製造工程を削減して高性能・安価な半導体圧力センサとした。 - 特許庁

When alignment measurement of composite shots S1 to S9 arrayed on a semiconductor wafer W is performed, the alignment measurement is carried out in units of composite shots first and if recognition of an alignment mark in one composite shot S ends in failure, the alignment measurement is performed again in every composite chip 10 constituting the one composite shot S with respect to the one composite shot S.例文帳に追加

半導体ウエハＷ上に配列された複合ショットＳ１〜Ｓ９のアライメント計測を実施する際、先ず複合ショット単位でアライメント計測を実施し、一の複合ショットＳにおいてアライメントマークの認識に失敗した場合には、当該一の複合ショットＳについて、それを構成する複合チップ１０毎に再度アライメント計測を実行する。 - 特許庁

The semiconductor device has a device region and a TEG region outside the device region, and a line-and-space pattern 21 in the TEG region 10 has a plurality of reference patterns 12 arrayed regularly at predetermined intervals and a specific pattern 13 arranged near the reference patterns 12.例文帳に追加

本発明にかかる半導体装置は、デバイス領域と前記デバイス領域の外側に設けられたＴＥＧ領域とを備える半導体装置であって、ＴＥＧ領域１０のラインアンドスペースパターン２１は、所定の間隔で規則的に配列された複数の基準パターン１２と、基準パターン１２の近傍に配置された特異パターン１３とを有している。 - 特許庁

In constitution in which a plurality of stages of bare chips 1, 2, 3 for a semiconductor circuit are stacked and upper-lower external electrodes are connected mutually, chip-select pad groups 6 or the like arrayed at fixed array pitches for selecting the bare chips and signal pad groups 7a, to which signals working the bare chips are transmitted, are contained as the external electrodes for each bare chip.例文帳に追加

半導体回路のベアチップ１，２，３を複数段積み重ね、上下の外部電極同士を接続した構成で、各ベアチップの外部電極としては、ベアチップを選択するための所定の配列ピッチで配列されたチップセレクトパッド群６ａ，６ｂと、ベアチップを機能させる信号が供給される信号パッド群７ａ，７ｂとを含む。 - 特許庁

To make a semiconductor device smaller/thinner by detour-wiring without heightening the height of a neck of each bonding wire, even when at least a plurality of first bonding points (pads) are arrayed in one straight line, and there is the possibility that the bonding wires for bonding these first bonding points and second bonding points (leads) are brought into contact with adjacent wires.例文帳に追加

少なくとも複数個の第１ボンディング点（パッド）が直線上に一列に並んで配置され、これら第１ボンディング点と第２ボンディング点（リード）との間を結ぶボンディングワイヤが隣り合うワイヤ同士で接触するおそれがあるような場合でも、各ボンディングワイヤのネック部高さを高くすることなしに迂回配線することができ、半導体装置の小型化・薄型化を図る。 - 特許庁

This element comprises a tunnel dielectric film formed on a semiconductor substrate, a floating gate which is formed on the tunnel dielectric film and separated in land shapes in a cell unit, an interlayer dielectric film formed all over the surface including the floating gate, and a control gate which is formed on the interlayer dielectric film and arrayed in one direction while fully covering the upper surface and the side surface of the floating gate.例文帳に追加

半導体基板上に形成されたトンネル誘電膜と、前記トンネル誘電膜上に形成され、セル単位で島状に分離されるフローティングゲートと、前記フローティングゲートを含んだ全面に形成された層間誘電膜と、前記層間誘電膜上に形成され、前記フローティングゲートの上面および側面を完全に覆いながら一方向に配列されるコントロールゲートとを含む。 - 特許庁

In the semiconductor device has pixels with thin-film transistors arrayed on an insulating substrate 101, at least one of the gate electrode 114" and gate wire 114 of a thin-film transistor or/and the source-drain electrode are formed, by laminating Al-Nd(aluminum neodymium) alloy and Al and Al-Nd alloy, and laminating Al-Nd alloy and Al.例文帳に追加

絶縁基板１０１上に薄膜トランジスタを有する画素を複数配列した半導体装置において、薄膜トランジスタのゲート電極１１４″とゲート配線１１４の少なくとも一方、又は／及びソース・ドレイン電極は、Ａｌ−Ｎｄ（アルミニオジウム）合金、ＡｌとＡｌ−Ｎｄ（アルミニオジウム）合金とを積層した構成、Ａｌ−Ｎｄ（アルミニオジウム）合金とＡｌとを積層した構成である。 - 特許庁

Cooling sections 21, 22 are provided in a radiograph detector comprising a radiograph detecting section constituted of an amorphous semiconductor which is irradiated with electromagnetic waves for recording carrying a radiograph to generate an electric charge, and a radiograph reading section 16 including a number of electron discharge sources arrayed in a two-dimensional shape for discharging electron beams toward the radiograph detecting section.例文帳に追加

放射線画像を担持した記録用の電磁波の照射を受けて電荷を発生する、非晶質半導体からなる放射線画像検出部と、放射線画像検出部に向かって電子ビームを放出する、２次元上に配列された多数の電子放出源を有する放射線画像読取部１６とを備えた放射線画像検出器に冷却部２１，２２を設ける。 - 特許庁

In the semiconductor device constituted of the IC chip 10 sealed by the mold resin 40 containing the filler 41 so as to wrap the same, a surface 11 contacted with the mold resin 40 in the IC chip 10 is covered by a column type projections 15 projected from the surface 11 and arrayed with a space smaller than the minimum diameter of the filler 41 contained in the mold resin 40.例文帳に追加

ＩＣチップ１０をフィラー４１を含有するモールド樹脂４０により包み込むように封止してなる半導体装置において、ＩＣチップ１０におけるモールド樹脂４０と接する表面１１は、当該表面１１より突出するとともに、モールド樹脂４０に含有されるフィラー４１の最小径よりも小さい間隔で配列された樹脂製円柱状の突起物１５により被覆されている。 - 特許庁

In the semiconductor circuit adopting a gate array composed of arrayed basic cells each including a pair of PMOS transistor 11 and NMOS transistor 12 whose gates are mutually connected, only the NMOS transistor 12 is utilized as a circuit element, and the source and drain of the PMOS transistor 11, which is not utilized as the circuit element, are connected to the ground GND while the back gate is connected to the power supply Vdd.例文帳に追加

ゲートが相互に接続されたＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２とのペアを含む基本セルが配列されたゲートアレイを採用した半導体回路であって、ＮＭＯＳトランジスタ１２のみを回路素子として利用するとともに、回路素子として利用しないＰＭＯＳトランジスタ１１のソースとドレインをグラウンドＧＮＤに接続するとともにバックゲートを電源Ｖｄｄに接続した。 - 特許庁

To provide a flicker detecting method and device in an imaging apparatus capable of performing accurate flicker correction by using an imaging apparatus having an image pickup element for storing electric charges in respective pixels arrayed in a matrix as in a CMOS (complementary metal oxide semiconductor) and reading a frame by scanning in a pixel row unit and making it possible to judge whether a detected flicker frequency is correct under any photographing condition.例文帳に追加

ＣＭＯＳのようにマトリクス状に配列された各画素への電荷の蓄積及びフレームの読み出しを画素行単位の走査で行う撮像素子を有する撮像装置を用い、どのような撮影条件下においても検出したフリッカ周波数が正しいか否かを判定できるようにし、正確なフリッカ補正ができるようにした、撮像装置におけるフリッカ検出方法と装置を提供することが課題である。 - 特許庁