「transistor array」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

A power IGBT comprises: a semiconductor substrate having an emitter region 11 of a first conductivity type and a drift region 12 of a second conductivity type adjacent to the emitter region 11; and a cell array having a plurality of transistor cells.例文帳に追加

第１の伝導型のエミッタ区域１１およびエミッタ区域１１に隣接する第２の伝導型のドリフト区域１２を有する半導体基板と、多数のトランジスタセルを有するセルアレイとを備える。 - 特許庁

A secondary shading layer 12 is placed in a clearance between wires 13 in the section where a black resist frame area 11 is located in a TFT array substrate 2 forming electrode wiring with a thin-film transistor 1.例文帳に追加

薄膜トランジスタ１と電極配線を形成したＴＦＴアレイ基板２において、黒色レジスト額縁部１１を配置する部分の配線１３の隙間に第２の遮光層１２を設ける。 - 特許庁

To reduce the ON resistance of a selection transistor of a memory cell without increasing the area of the whole memory array and to attain the accelerating and stabilizing operation for reading the data stored in the memory cell.例文帳に追加

メモリアレイ全体の面積増加を伴うことなくメモリセルの選択トランジスタのオン抵抗を下げることを可能とし、メモリセルの記憶データの読み出し動作の高速化及び安定動作を可能とする。 - 特許庁

To enhance a thin-film transistor array substrate in test efficiency by a method wherein test patterns are checked to screen out defective chips before a drive circuit and pixel transistors are tested through a pulse response method.例文帳に追加

パルス応答法を用いて駆動回路及び画素トランジスタの検査を行う前に、テストパターンの検査を行って不良品チップのスクリーニングを行い、検査効率を向上することを目的とする。 - 特許庁

An FD 11, a transistor 7 for amplification 7, a reset gate 6, and a vertical selection switch 9, are arranged as one group by every two pixels 10 adjacent in an array direction commonly with respect to the two pixels 10.例文帳に追加

一方、列方向に隣り合う２つの画素１０毎に、当該２つの画素１０に対して共通して、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９が１組設けられる。 - 特許庁

A light receiver 16 having a photosensitive-selenium-based layered structure is disposed on an active-matrix substrate 18 including a thin-film transistor(TFT) array 20 having a scan circuit 26 and a read circuit 28.例文帳に追加

走査回路２６および読み出し回路２８を有する薄膜トランジスタ（ＴＦＴ）アレイ２０を含むアクティブマトリックス基板１８上に、上記セレン基材積層構造の光受信器１６を配置する。 - 特許庁

To provide a memory cell formed with an FET (Field-Effect Transistor) having a floating channel or a floating gate, and a memory array comprising a plurality of memory cells.例文帳に追加

浮動チャネルまたは浮動ゲートを持つＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（電界効果トランジスタ））により形成されたメモリセル、複数のメモリセルから成るメモリアレイの提供。 - 特許庁

Disclosed is a semiconductor integrated circuit which has a memory cell array having a plurality of SRAM memory cells, a circuit for characteristic measurement having a plurality of transistor circuits connected in parallel, and a first terminal.例文帳に追加

半導体集積回路であって、複数のＳＲＡＭメモリセルを有するメモリセルアレイと、並列に接続された複数のトランジスタ回路を有する特性測定用回路と、第１の端子とを有する。 - 特許庁

An imaging apparatus reads and amplifies a surplus signal corresponding to surplus charge overflowing from a photo diode to a floating diffusion while a transfer transistor is turned off, for each pixel of a pixel array.例文帳に追加

撮像装置は、画素配列の各画素において転送トランジスタがオフした状態でフォトダイオードからフローティングディフュージョンにあふれ出た余剰電荷に応じた余剰信号を読み出して増幅する。 - 特許庁

The MOS transistor T having a peripheral circuit constituted by utilizing only the first and second local interconnect line 6 and 8 is formed directly under the capacitor array forming region X of the cross point type FeRAM.例文帳に追加

そして、この第一及び第二の局所配線６、８のみを利用して周辺回路を構成したＭＯＳトランジスタＴを、クロスポイント型ＦｅＲＡＭのキャパシタアレイ形成領域Ｘ直下に形成する。 - 特許庁

The thin film transistor array substrate includes a first substrate, a plurality of thin film transistors located on the first substrate, a dielectric layer covering the thin-film transistors, and a plurality of pixel electrodes on the dielectric layer.例文帳に追加

この薄膜トランジスタアレイ基板は、第１の基板と、第１の基板に配置されている複数の薄膜トランジスタと、薄膜トランジスタを覆う誘電層と、誘電層の上の複数の画素電極とを備えている。 - 特許庁

To reduce power consumption of row selecting operation and to secure operation margin by suppressing a noise at the time of read-out of data in a semiconductor memory provided with a memory array in which two transistor cells are arranged with half pitch.例文帳に追加

２トランジスタセルをハーフピッチ配置したメモリアレイを備える半導体記憶装置において、行選択動作の低消費電力化およびデータ読出時のノイズ抑制による動作マージン確保を図る。 - 特許庁

To provide a thin-film transistor array substrate, a method of manufacturing the same, and a display device which make it possible to easily control the channel length of a TFT without increasing the number of steps of photolithography.例文帳に追加

フォトリソグラフィー工程数を増加させることなく、ＴＦＴのチャネル長の制御を容易にすることが可能な薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供すること - 特許庁

The semiconductor memory device comprises a memory cell array 1 provided on a semiconductor substrate, a gate insulating film 13 provided on the semiconductor substrate having a deeper recess structure 15 near only the central part in comparison with the semiconductor substrate having the memory cell array provided thereon, a gate electrode 12 provided on the gate insulating film, and a select transistor ST2 for selecting the memory cell array.例文帳に追加

半導体記憶装置は、半導体基板上に設けられたメモリセル列１と、前記メモリセル列が設けられた半導体基板よりも中央近傍のみが低いリセス構造１５を有する半導体基板上に設けられたゲート絶縁膜１３と、前記ゲート絶縁膜上に設けられたゲート電極１２とを備え、前記メモリセル列を選択する選択トランジスタＳＴ２とを具備する。 - 特許庁

A byte memory cell which constitutes a memory cell array is a semiconductor memory device, which forms a 1-byte memory transistor, arranged long in one direction and of which each junction region and channel region are formed in an active region, and a byte-selecting transistor which is formed in the active region and of which each junction region is directly connected to each junction region of the 1-byte memory transistor.例文帳に追加

メモリセルアレイを構成するバイトメモリセルは、一方向に長く配列されて活性領域にそれぞれの接合領域及びチャンネル領域が形成されている１バイトメモリトランジスタと、活性領域に形成されており、接合領域が１バイトメモリトランジスタにそれぞれの接合領域と直接連結されているバイト選択トランジスタとを含む半導体メモリ装置である。 - 特許庁

The base thin film transistor substrate 310 includes a plurality of array areas where thin-film transistor arrays are fabricated; a dummy area between the plurality of array areas; multi holes 341 formed through an insulating film in a dummy sealing area where a dummy sealant 306 is applied on the dummy area; and apertures 338 formed through the insulating film in the outline area of the dummy sealing area in the dummy area.例文帳に追加

本発明の薄膜トランジスター母基板３１０は、薄膜トランジスターアレーが形成された多数のアレー領域と、多数のアレー領域間のダミー領域と、ダミー領域のうちダミーシーリング材３０６が塗布されるダミーシーリグ領域に絶縁膜を貫通して形成されたマルチホール３４１と、ダミー領域のうちダミーシーリング領域の外郭領域に絶縁膜を貫通して形成された開口部３３８を備えている。 - 特許庁

The apparatus for testing the liquid crystal display element comprises a TFT (thin film transistor) array substrate to be tested; a modulator installed above the TFT array substrate and including a transparent electrode and electrophoretic film formed on the transparent substrate; and a camera installed above the modulator, for measuring brightness of an image.例文帳に追加

液晶表示素子の検査装置は、検査対象の薄膜トランジスタアレイ基板と、該薄膜トランジスタアレイ基板の上部に設置され、透明な基板上に形成された透明電極及び電気泳動フィルムを含むモジュレータと、該モジュレータの上部に設置され、イメージの明るさを測定するカメラと、から構成される。 - 特許庁

The semiconductor circuit comprising a substantially transparent thin film transistor and lines constituted by a substantially transparent conductive material having an electrical contact which conducts electricity to the thin film transistor is disposed on the surface of the color filter facing the side opposite to the substrate 3 while performing alignment with a filter array pattern.例文帳に追加

前記カラーフィルターが基材３の反対側に臨む面に、実質的に透明な薄膜トランジスタと前記薄膜トランジスタに導通される電気的接点を有する実質的に透明な導電材料によって構成される配線とを有する半導体回路を、前記フィルター配列パターンと位置合わせを行って設けた。 - 特許庁

The thin film transistor array substrate has a gate line 32 which is formed on a substrate, a data line 34 crossing the gate line 32, and a thin film transistor 36 with a drain electrode 42 which is superposed on the gate line 32 wherein the data line 34 is also used as a source electrode 40.例文帳に追加

本発明に係る薄膜トランジスタアレイ基板は、基板上に形成されたゲートライン３２と、前記ゲートライン３２と交差するデータライン３４と、前記データライン３４がソース電極４０に利用されてゲートライン３２と重畳されるドレイン電極４２を持つ薄膜トランジスタ３６とを具備することを特徴とする。 - 特許庁

Each pixel at the pixel array 3 comprises a capacitor C3 connected between a power supply line L1 and a control line L2, a buffer 13 for storing binary data corresponding to the accumulation charge of the capacitor C3, a transistor Q3 for performing write control to the buffer 13, and a transistor Q4 for resetting for initializing the buffer 13 and the capacitor C3.例文帳に追加

画素アレイ部３の各画素は、電源線Ｌ１と制御線Ｌ２との間に接続されるキャパシタＣ３と、キャパシタＣ３の蓄積電荷に応じた２値データを格納するバッファ１３と、バッファ１３への書込み制御を行うトランジスタＱ３と、バッファ１３及びキャパシタＣ３を初期化するリセット用トランジスタＱ４とを有する。 - 特許庁

An array substrate provided with a plurality of pixels 26 each includes an SRAM 60 and an SRAM driving circuit constituted of a second thin film transistor 53 having a gate electrode, a semiconductor film and first and second electrodes connected to the semiconductor film and a third thin film transistor 54 is formed.例文帳に追加

ＳＲＡＭ６０と、ゲート電極、半導体膜、並びにこの半導体膜に接続された第１電極および第２電極を有した第２薄膜トランジスタ５３および第３薄膜トランジスタ５４で構成されたＳＲＡＭ駆動回路５０と、を含む複数の画素２６を備えたアレイ基板を形成する。 - 特許庁

A semiconductor device comprises: a plurality of transistors having a gate electrode extending in a first direction; transistor arrays 54 in which the plurality of transistors are disposed in a second direction crossing the first direction; and pad electrodes 50 that are disposed in the first direction of the transistor array and are electrically connected to source regions of the plurality of transistors.例文帳に追加

第１の方向に延在するゲート電極を有する複数のトランジスタを有し、複数のトランジスタが第１の方向と交差する第２の方向に配置されたトランジスタアレイ５４と、トランジスタアレイの第１の方向に配置され、複数のトランジスタのソース領域に電気的に接続されたパッド電極５０とを有する。 - 特許庁

The thin film transistor array substrate 30 comprises a glass substrate 1; a first back surface light shielding film 3, a second silicon oxide film 4, a second back surface light shielding film 5, and a third silicon oxide film 6 successively formed on the glass substrate 1; and the thin film transistor having a polycrystalline silicon layer 7 formed on the third silicon oxide layer 6.例文帳に追加

薄膜トランジスタアレイ基板３０は、ガラス基板１と、ガラス基板１上に順次に形成された第１裏面遮光膜３、第２酸化シリコン膜４、第２裏面遮光膜５および第３酸化シリコン膜６と、第３酸化シリコン膜６上に形成された多結晶シリコン層７を有する薄膜トランジスタとを備える。 - 特許庁

It is directed to provide the organic electroluminescent element comprising the thin film transistor array part and the luminescent part formed on the separate substrates and then attached to each other, and its manufacturing method.例文帳に追加

本発明は有機電界発光素子を構成する薄膜トランジスタアレー部と発光部を別途の基板に各々構成して、これらを合着して製作した有機電界発光素子の構成とその製造方法を提案する。 - 特許庁

To provide a method of manufacturing a thin film transistor array by a printing method using a block which achieves good electric connection between upper and lower conductive layers of an interlayer dielectric even if in an uneven through hole.例文帳に追加

凹凸のあるスルーホール部分であっても、層間絶縁膜の上下の導電層間で良好な電気的な接続が得られる、版を用いた印刷法による薄膜トランジスタアレイの製造方法を提供すること。 - 特許庁

To provide a TFT array and its testing device capable of measuring an amount of current of a transistor for driving and testing presence/absence of defects of pixels at a state close to an actual use state in current copy type pixels.例文帳に追加

カレントコピー型の画素において、実使用状態に近い状態で、駆動用トランジスタの電流量を測定し、画素の欠陥の有無を試験することが可能なＴＦＴアレイおよびその試験装置を提供する。 - 特許庁

A thin film transistor T1 comprising a gate electrode 6a, a source region 45, a drain region 46, GOLD regions 41 and 42, and a channel region 40 is formed in a region R1 of a TFT array substrate.例文帳に追加

ＴＦＴアレイ基板では、領域Ｒ１に、ゲート電極６ａ、ソース領域４５、ドレイン領域４６、ＧＯＬＤ領域４１，４２およびチャネル領域４０を含む薄膜トランジスタＴ１が形成されている。 - 特許庁

Thus, this pull-up transistor array can output a signal of high voltage and high current, an element isolation region is not required between the double diffusion transistors, and therefore an element can be integrated highly.例文帳に追加

これによって、このプルアップトランジスタアレイは高電圧及び高電流の信号を出力することができ、二重拡散トランジスタの間に素子分離領域が要求されないので、素子を高集積化することができる。 - 特許庁

To provide a method of manufacturing an organic TFT (Thin Film Transistor) array capable of stably providing excellent characteristics and high reliability by: preventing leakage of ink into an unnecessary region; and improving adhesiveness of the ink.例文帳に追加

不要な領域へのインクの漏れ込みを抑えるとともに、インクの密着性を高めることで、優れた特性と高い信頼性を安定して得ることができる有機ＴＦＴアレイの製造方法を提供する。 - 特許庁

Since the identification mark is provided in the pixel area, it is possible to surely identify the transistor to be repaired, by detecting the identification mark, for instance, in repair processing of a TFT array substrate.例文帳に追加

画素領域内に識別マークが設けられているので、例えば、ＴＦＴアレイ基板のリペア処理において、その識別マークを検出することにより、リペアを行うべきトランジスタを確実に同定することができる。 - 特許庁

By measuring an oscillation frequency of the inspection circuit part 14, variety of a transistor characteristic different in each the area can be easily and accurately detected on the substrate 100 for the matrix array device.例文帳に追加

この検査回路部１０４の発振周波数を測定することで、マトリクスアレイ装置用基板１００上で領域毎に異なるトランジスタ特性のばらつきを容易且つ高い精度で検出することができる。 - 特許庁

A dopant 120 is implanted, at the same time, into a polysilicon region 130 used for forming the gate electrode of an NMOS transistor and a source line 77 in the flash memory array region 90.例文帳に追加

ＮＭＯＳトランジスタのゲート電極を形成するために使用することになる多結晶シリコン領域１３０とフラッシュ・メモリ・アレイ領域９０内のソース線７７とに一緒に同時にドーパント１２０を打ち込む。 - 特許庁

To provide: a thin-film transistor array substrate capable of reducing the number of photolithography processes without using a semi-transparent mask in an FFS mode liquid crystal display device; a method for manufacturing the same; and a liquid crystal display device.例文帳に追加

ＦＦＳモードの液晶表示装置において、半透過マスクを用いることなくフォトリソグラフィー工程数を削減することができる薄膜トランジスタアレイ基板、その製造方法、及び液晶表示装置を提供すること - 特許庁

To provide a thin-film transistor array in which alignment is easy and a sealing layer of a high yield is included in formation of the sealing layer on a semiconductor layer, and to provide its manufacturing method and an active matrix display.例文帳に追加

半導体層上の封止層形成において、アライメントが容易かつ歩留まりの高い封止層を有する薄膜トランジスタアレイおよびその製造方法、ならびにアクティブマトリスクディスプレイを提供することにある。 - 特許庁

In this configuration, the second connection electrode and luminescent part are prevented from coming into contact with each other by additionally forming a dummy pixel in the outer section of the thin-film transistor array part, i.e. outside the part where the common electrode is formed.例文帳に追加

前述した構成で、第2連結電極と前記発光部の接触を防止するために、前記薄膜トランジスタアレー部の外廓、即ち共通電極が形成された外側にダミー画素を追加して形成する。 - 特許庁

To reduce a layout area of a memory cell array without causing an increase in leakage current of a transistor, an increase in a value of resistance of an impurity diffusion region, or the like in a semiconductor integrated circuit incorporating a mask ROM.例文帳に追加

マスクＲＯＭを内蔵した半導体集積回路において、トランジスタのリーク電流の増加や不純物拡散領域の抵抗値の増加等を招くことなく、メモリセルアレイのレイアウト面積を削減する。 - 特許庁

To improve the function of each of transistors in the cell array of a nonvolatile memory and in a high voltage circuit and the low voltage circuit of a peripheral circuit section, by reducing the number of manufacturing processes of a gate insulation film of the transistor in each region.例文帳に追加

不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の各領域のトランジスタのゲート絶縁膜の製造工程数を削減し、各領域のトランジスタの機能を向上させる。 - 特許庁

A cell array 1 is constituted by arranging cell blocks MCB0, MCB1 constituted by connecting in series a plurality of unit cells MCin which both ends of a ferroelectric capacitor are connected to a source and a drain of a transistor T.例文帳に追加

セルアレイ１は、トランジスタＴのソース、ドレインに強誘電体キャパシタＣの両端を接続してなる複数のユニットセルＭＣが直列接続されて構成されたセルブロックＭＣＢ０，ＭＣＢ１を配列して構成される。 - 特許庁

To provide a thin-film transistor array substrate, used in a liquid crystal display or the like which has superior characteristics and a low defective rate, having no increase in the number of manufacturing processes, and to provide a method of manufacturing the same.例文帳に追加

液晶表示装置等に用いられる薄膜トランジスタアレイ基板の製造工程を増加させることなく、特性に優れ、不良率の低い薄膜トランジスタアレイ基板およびその製造方法を提供する。 - 特許庁

The array substrate has several pixel regions defined by gate lines and data lines, each pixel region has a thin film transistor and a pixel electrode, and at least two cross sticks are formed between adjacent pixel regions.例文帳に追加

アレイ基板は、ゲートラインとデータラインに画成された幾つかの画素領域を備え、各画素領域は薄膜トランジスタと画素電極とを有し、隣接する画素領域の間に少なくとも２つのクロススティックが形成される。 - 特許庁

A common electrode transmitting a signal to a first electrode part of the electroluminescent part is constituted in an outer section of the thin-film transistor array part and a second connection electrode to which connects the common electrode and first electrode is further constituted.例文帳に追加

なお、前記発光部の第1電極に信号を伝達する共通電極は薄膜トランジスタアレー部の外廓に構成し、共通電極と前記第1電極を連結する第2連結電極が更に構成される。 - 特許庁

According to the method of repairing the thin film transistor array 100, electrical connection between mutually adjacent pixel electrodes 150 via a residue 160 is prevented by removing the residue 160 between the pixel electrodes 150.例文帳に追加

本発明に係る薄膜トランジスタアレイ１００の修復方法は、画素電極１５０間の残渣１６０を除去して、残渣１６０が相互に隣接する画素電極１５０を電気的に接続するのを防止することができる。 - 特許庁

An electrically conducting interconnect element is deposited onto at least selected vertical pillar transistors and a non-volatile variable resistive memory cell is deposited onto the electrically conducting interconnect element to form a vertical transistor memory array.例文帳に追加

導電相互接続素子が、少なくとも選択された縦型ピラートランジスタ上に堆積されるとともに、不揮発性可変抵抗メモリセルが、導電相互接続素子上に堆積されて、縦型トランジスタメモリアレイを形成する。 - 特許庁

The thin film transistor array substrate includes: a gate line and a data line to define a pixel area; a thin film transistor formed in the pixel area; a pixel electrode connected to the thin film transistor; and a common electrode positioned to oppose the pixel electrode and forming a closed aperture area for transmitting and shutting off light by a rotation of liquid crystal positioned within said aperture area.例文帳に追加

本発明に係る薄膜トランジスタアレイ基板は画素領域を定義するゲートライン及びデータラインと、前記画素領域内に形成された薄膜トランジスタと、前記薄膜トランジスタと接続された画素電極と、前記画素領域内に位置する液晶の回転により光を透過及び遮断する閉鎖型開口領域を間に置いて前記画素電極と対向する共通電極とを具備する。 - 特許庁

To obtain a liquid crystal display device whose array substrate wherein a thin film transistor including an etching preventing film is constituted can be fabricated by three mask processes and to obtain a method of fabricating the same.例文帳に追加

液晶表示装置用アレイ基板の製作において、エッチング防止膜を含む薄膜トランジスタが構成された液晶表示装置用アレイ基板を３マスク工程によって製作可能な液晶表示装置及びその製造方法を得る。 - 特許庁