「Decoder」に関連した英語例文の一覧と使い方(136ページ目) - Weblio英語例文検索

In the method for converting codes that encodes a plaintext signal and outputs the signal as a code signal by an encoder of a feedback encoding system and decodes the code signal by a decoder of a feed-forward decoding system, an encoder 10 carries out encoding by using a 4-dimensional 4th order Latin table as a conversion table in a conversion section 11.例文帳に追加

フィードバック符号化方式の符号化装置により平文信号を符号化して符号信号として出力し、その符号信号をフィードフォワード復号方式の復号装置で復号する符号変換方法において、符号化装置１０は、変換部１１に４次元４次のラテン表を変換表として用いて符号化を行う。 - 特許庁

In a navigation device 3, in the case that an FM radio receiver 1 is in use, a main control part 36 makes a selector 35 select a TV receiver 2, tunes FM broadcasting in which traffic information is FM multiplex-broadcasted by utilizing a TV tuner 22 for which a band is broadened so as to tune FM broadcasting waves and inputs it to an FM multiplex decoder 31.例文帳に追加

ナビゲーション装置３において、主制御部３６は、ＦＭラジオ受信機１が使用中の場合は、セレクタ３５にＴＶ受信機２を選択させ、ＦＭ放送波を選局できるよう広帯域化されたＴＶチューナ２２を利用して交通情報がＦＭ多重放送されたＦＭ放送を選局し、これをＦＭ多重デコーダ３１に入力する。 - 特許庁

Through the control signal from the data control means, the data compensating means 16 inserts audio data, which are generated using audio data read out of the storage means into audio data from the storage means, when the data amount detected by the data amount detecting means becomes less than the threshold data amount, and defines these data as output data to an audio decoder 19.例文帳に追加

データ補償手段１６は、データ制御手段からの制御信号により、データ量検知手段で検知されたデータ量が閾値データ量以下となったときには、記憶手段からの音声データ中に、記憶手段から読み出された音声データを用いて生成した音声データを挿入して、音声復号化器１９への出力データとする。 - 特許庁

The clock generating circuit for outputting outside synchronizes with (CLK) of PLL1 by inputting (RST) and counts up, and a counter circuit for outside clock 10 which outputs (OCTR) and a double frequency divider decoder circuit 11 for outside clock which generates (CLK60O) from (OCTR) are set in an output terminal cell for outside clock 9 separately from the other circuits.例文帳に追加

外部出力用のクロック生成回路は、（ＲＳＴ）の入力によりＰＬＬ１の（ＣＬＫ）に同期してカウントアップし（ＯＣＴＲ）を出力する外部クロック用カウンタ回路１０と、（ＯＣＴＲ）から（ＣＬＫ６０Ｏ）を生成する外部クロック用２分周デコーダ回路１１を外部クロック出力端子セル９内に他の回路とは分離して設ける。 - 特許庁

In a frame-information determining circuit 73, frame information, in which whether frame encoding information is valid or invalid has been determined is acquired by a decoder ID which is detected from each macroblock of one frame portion, and by the frame encoding information which is encoding information in a sampled frame unit (one frame encoding information results from adding picture encoding parameters in the prescribed number of pieces).例文帳に追加

フレーム情報判断回路７３では、１フレーム分の各マクロブロックから検出したＤｅｃｏｄｅｒ ＩＤと、抜き取られたフレーム単位の符号化情報であるフレーム符号化情報（ピクチャ符号化パラメータを所定の個数合わせて一つのフレーム符号化情報となる）より、フレーム符号化情報の有効無効を判断しフレーム情報を取得する。 - 特許庁

The image decoder decodes the image information of the received frame, decodes the output timing number, determines whether the decoded image is immediately outputted or stored at an address of an output image memory denoted by an index related to the output timing number in response to the output timing number and outputs the decoded image in a proper timing.例文帳に追加

画像復号装置では，入力フレームの画像情報を復号するとともに，出力タイミング番号を復号し，出力タイミング番号に応じて，復号画像をすぐに出力するか出力画像メモリの出力タイミング番号に関連付けられたインデックスの示す位置に復号画像を蓄積するかを決定し，適切なタイミングで復号画像を出力する。 - 特許庁

A soft output decoding circuit 90 in an element decoder generates conclusion information in an encoder based on externally provided conclusion time information TTNP and conclusion state information TTNS, and input bit number information IN and memory number information MN provided from a code information generating circuit 151.例文帳に追加

要素復号器における軟出力復号回路９０は、外部から供給される終結時刻情報ＴＴＮＰ及び終結ステート情報ＴＴＮＳと、符号情報生成回路１５１から供給される入力ビット数情報ＩＮ及びメモリ数情報ＭＮとに基づいて、符号化装置における終結情報を生成する。 - 特許庁

To quicken processing speed in comparison with the conventional manner by preventing increase of overall structure in size by applying a moving image processing method, a program of the moving image processing method, a recording medium which records the program of the moving image processing method and a moving image processor, for example, to a coder and a decoder of a moving image by ITU-T H.264.例文帳に追加

本発明は、動画像処理方法、動画像処理方法のプログラム、動画像処理方法のプログラムを記録した記録媒体及び動画像処理装置に関し、例えばＩＴＵ−Ｔ Ｈ．２６４による動画像の符号化装置、復号化装置に適用して、全体構成の大型化を防止して、従来に比して処理速度を高速度化する。 - 特許庁

A decoder 7 recognizes a character, on the basis of various information including the extracted velocity vector (dx, dy), a character structure dictionary storage part 6 for hierarchizing and storing continuous information on a sub-character for constituting the character, and HMM of the character made, on the basis of plural kinds of models stored in a sub-character HMM storage part 5 (S205).例文帳に追加

デコーダ７は、抽出された速度ベクトル（ｄｘ、ｄｙ）を含む各種情報と、文字を構成するサブキャラクタの連結情報を階層化して記憶した文字構造辞書記憶部６と、サブキャラクタＨＭＭ記憶部５に記憶された複数種類のモデルに基づいて作成された文字のＨＭＭとに基づいて、文字認識を行う（Ｓ２０５）。 - 特許庁

When dividing a range to be used for decoding into the most probable symbol (MPS) and the least probable symbol (LPS) in a decoder for CABAC-coded data, 3 symbols in the first half are processed by a cascade connection of symbol decoding information computation units 111 to 113, and following symbols are processed by table reference using a following symbol decoding information table 114.例文帳に追加

ＣＡＢＡＣ符号化されたデータの復号器において、復号に用いられるレンジを優勢確率シンボル（ＭＰＳ）と劣勢確率シンボル（ＬＰＳ）に分ける際、前半の３シンボルをシンボル復号情報計算部１１１乃至１１３によるカスケード接続により処理し、後続シンボルを後続シンボル復号情報テーブル１１４によるテーブル参照により処理する。 - 特許庁

In encoding an information packet in an erasure channel where packet losses may occur, a size of an error correction symbol input is divided (sub-packetized) into a minimal size unit to be handled by an error correction encoder, sub-packets are interleaved so that they are not adjacent to each other for encoding, packetized and transmitted to a decoder.例文帳に追加

本発明は、パケットロスが発生し得る消失通信路における情報パケットの符号化において、入力された誤り訂正シンボルのサイズを誤り訂正符号器が扱う最小のサイズ単位に分割（サブパケット化）し、当該サブパケットが隣接しないようにサブパケットの並び順を組み替えるインターリーブを行い符号化し、パケット化して復号装置に送信する。 - 特許庁

A rate indicator channel is monitored, a most-likelihood decoder is used to decode the rate indicator channel, and likelihood is compared with a threshold to detect presence of a packet on the rate indicator channel (520) and on the basis of the presence and contents of the packet received on the rate indicator channel, validity of a frame on a burst-oriented channel is analyzed (530).例文帳に追加

レートインジケータチャネルを監視し（５１０）、最尤復号器を使用してレートインジケータチャネルを復号し、尤度を閾値と比較することによりレートインジケータチャネル上のパケットの存在を検出し（５２０）、レートインジケータチャネル上で受信されたパケットの存在及び内容に基づいてバースト指向のチャネル上のフレームの有効性を分析する（５３０）。 - 特許庁

The WFST-type log-linear decoder expresses a score W (X, A) of an arc series A in the log domain when a time series of a feature quantity vector is given, by linear representation of a feature vector ϕ (X, A) acquired from the time series X of the feature quantity vector and the arc series A and the weight vector α, and outputs an arc series of the highest score.例文帳に追加

ＷＦＳＴ型ログリニアデコーダは、特徴量ベクトルの時系列が与えられたときの対数領域でのアーク系列ＡのスコアＷ（Ｘ，Ａ）を、特徴量ベクトルの時系列Ｘとアーク系列Ａから得られる素性ベクトルφ（Ｘ，Ａ）と、重みベクトルαとの線形表現で表現し、最もスコアの高いアーク系列を出力する。 - 特許庁

The stream transfer controller 10 implements special reproduction, in a way that the stream is treated as a unit from the advent of special data (GOP pattern) to the next special data (GOP pattern) and is transmitted in a series from the top or in a skipping manner with abandoned parts to the decoder 4.例文帳に追加

上記ストリーム転送制御装置１０は、特殊再生要求があったとき、上記ストリーム内の特定データ（ＧＯＰパターン）の出現から次の特定データ（ＧＯＰパターン）の出現までを１単位として、ストリームを頭から一連に、あるいは飛び飛びに一部を捨てながら上記デコーダ４に送出することにより特殊再生を行う。 - 特許庁

A magnetic tape discriminating circuit 14 for discriminating the kind of magnetic tape and a control signal producing circuit 12 for producing a control signal to control a gain of a reproduction amplifier circuit 501 are furnished at the device fixing side, and a decoder circuit 6 for discriminating the control signal transmitted from the control signal producing circuit 12 is furnished on a rotary drum.例文帳に追加

磁気テープの種類を判別する磁気テープ判別回路１４と、再生増幅回路５０１の利得を制御するための制御信号を生成する制御信号生成回路１２とを装置固定側に備え、制御信号生成回路１２から伝送された制御信号の識別を行うデコーダ回路６を回転ドラム上に備える。 - 特許庁

This address decoder includes a plurality of decoding units 13 constituted of combinational logic circuits, an inversion circuit 16 for inverting the outputs of the decoding units 13, and an AND circuit for obtaining a logical product of the output signal of one decoding unit 13 and the output signal of the other decoding unit 13 inverted by the inversion circuit 16.例文帳に追加

組み合わせ論理回路によって構成される複数のデコードユニット１３と、このデコードユニット１３の出力を反転させる反転回路１６と、一のデコードユニット１３の出力信号と、反転回路１６によって反転された他のデコードユニット１３の出力信号との論理積をとるＡＮＤ回路１４とをそなえるように構成する。 - 特許庁

The error correction decoder comprises a demultiplexer receiving data and demultiplexing the received data into first and second data sets, first and second buffers individually holding the first and second data sets, an error detector, an error corrector, and a multiplexer multiplexing the first and second data sets to provide the multiplexed data to the error corrector.例文帳に追加

エラー訂正デコーダは、データを受信し、該受信されたデータを第１及び第２データセットにデマルチプレクシングするデマルチプレクサと、それぞれが、第１及び第２データセットを保存する第１及び第２バッファと、エラー検出器と、エラー訂正器と、第１及び第２データセットをマルチプレクシングし、該マルチプレクシングされたデータをエラー訂正器に提供するマルチプレクサと、を含む。 - 特許庁

An SRAM is provided with a delay circuit 34 delaying a signal ACT which becomes an activation level responding to an active command by a fixed time Td and a latch circuit 35 latching an output signal ACTD of the delay circuit 34 whenever a level of an internal clock signal intCK is varied and generating a column decoder activating signal CDE.例文帳に追加

ＳＤＲＡＭにおいて、アクティブコマンドに応答して活性化レベルになる信号ＡＣＴを一定時間Ｔｄだけ遅延させる遅延回路３４と、内部クロック信号ｉｎｔＣＫのレベルが変化するごとに遅延回路３４の出力信号ＡＣＴＤをラッチし、列デコーダ活性化信号ＣＤＥを生成するラッチ回路３５とを設ける。 - 特許庁

A command register 15 and a command decoder 16 are built in a memory control circuit 3 and erasing operation, 1st writing operation and 2nd writing operation are allowed to be controlled by each command from a CPU 1 and each operation is performed independently, so that the conventional reading operation of recall 1 and recall 2 is removed and a flag circuit is removed from a buffer circuit.例文帳に追加

メモリ制御回路３内にコマンドレジスタ１５とコマンドデコーダ１６を設け、消去動作、第１の書込動作、第２の書込動作をＣＰＵ１からのコマンドによって制御可能とすることにより、各々の動作を独立して制御することより、従来のリコール１、リコール２の読み出し動作をなくし、また、バッファ回路に設けられたフラグ回路を除去した。 - 特許庁

The image reproduction device 1000 is provided with a decoder 100 to decode an MPEG video, a display circuit 300, a special reproduction designation section 400 to designate it that a reproduced processing is displayed at a higher or lower speed than the speed in a usual reproduction mode (special reproduction mode), and a control section 500 that adjusts a reproduction speed in the special reproduction mode.例文帳に追加

画像再生装置１０００は、ＭＰＥＧビデオを復号するためのデコーダ１００と、表示回路３００と、通常再生モードよりも高速／または低速な再生表示を行なうこと（特殊再生モード）を指定するための特殊再生指定部４００と、特殊再生モードにおける再生速度を調整するための制御部５００とを備える。 - 特許庁

In response to the detection by the card detector 28 that the IC card 41 is loaded in the broadcast receiver 100, the logic channel of program broadcast to be extracted by a tuner 16, a digital demodulator 18 and an MPEG decoder 22 is designated as a predetermined logic channel corresponding to a scrambled broadcast program indicated by information stored in a memory 10B.例文帳に追加

放送受信装置１００にＩＣカード４１が装着されたことをカードディテクタ２８が検出したことに応じて、チューナ１６、デジタル復調器１８およびＭＰＥＧデコーダ２２が抽出するべき番組放送の論理チャンネルを、メモリ１０Ｂに格納された情報が指すスクランブルがされた放送番組に対応する所定の論理チャンネルに指定する。 - 特許庁

The decoder has a decompression section 24 for dividing every n pixels (n is a positive integer of 2 or more) of a line of image data in the main scanning direction into a block and decompressing compressed pixel data created by compressing every block of pixel data, and a switching section 25 for making data holding sections 26a and 26b hold a line of decompressed pixel data alternately.例文帳に追加

画像データの主走査方向の１ラインを連続したｎ（ｎは２以上の正整数）画素毎にブロック分割し、その分割したブロック毎に圧縮して生成された圧縮画素データを伸張する伸張部２４と、伸張された１ライン分の画素データをデータ保持部２６ａ，２６ｂに交互に保持させる切替部２５を有する。 - 特許庁

When the carrying of the optical pickup by seeking is finished, a control section of the disk device obtains a difference (hereinafter called a positional deviation) between a current address supplied from a decoder and a target address received from a host computer at the star of the seeking and compares the obtained positional deviation with a permissible positional deviation Δ set in advance to the disk device (step S5).例文帳に追加

ディスク装置の制御部は、シーク動作による光ピックアップの移送が終了すると、デコーダから供給される現アドレスと、シーク動作開始時にホストコンピュータから受け取った目標アドレスとの差分（以下、位置ずれ量という）を求め、求めた位置ずれ量と予めディスク装置に設定されている位置ずれ許容量Δとを比較する（ステップＳ５）。 - 特許庁

A mixed LSI40 comprises an FeRAM cell array 44, a cell operation circuit part 45, which provided in the peripheral region of the FeRAM cell array, comprises at least a sense amplifier circuit and a decoder circuit, and a logic part 42 which performs a prescribed calculation and input/output processings, in cooperation with the FeRAM cell array and cell operation circuit part.例文帳に追加

本混載ＬＳＩ４０は、ＦｅＲＡＭセルアレイ４４と、ＦｅＲＡＭセルアレイの周辺領域に設けられ、少なくともセンスアンプ回路及びデコーダ回路を備えたセル動作回路部４５と、ＦｅＲＡＭセルアレイ及びセル動作回路部と協動して所定の演算処理及び入出力処理を行うロジック部４２とを混載した、混載ＬＳＩ半導体装置である。 - 特許庁

Concerning a turbo decoder 1 for performing turbo decoding by inputting turbo-encoded data for the unit of a block, while referring to a look-up table 20, the number of times of repetition, corresponding to an estimated signal/noise ratio, is estimated by a root mean circuit 19 and decremented by a counter part 21, so that turbo decoding is performed for that number of times of repetition.例文帳に追加

ターボ符号化されたデータをブロック単位で入力してターボ復号を行なうターボ復号器１において、ルックアップテーブル２０を参照して、二乗平均回路１９で推定された信号対雑音比に対応する繰り返し回数を推定し、カウンタ部２１でデクリメントすることにより、その繰り返し回数だけターボ復号を行なう。 - 特許庁

When the number is registered in the telephone directory, a sound synthesizer 36 synthesizes the name of the caller registered on the telephone directory correspondingly to the telephone number into sounds and, at the same time, the detecting circuit 50 switches the route of the sound signals supplied to the headphone 51 from the output of the decoder 52 to that of the synthesizer 36.例文帳に追加

登録されていれば、音声合成装置３６により、電話帳に当該電話番号と対応付けて登録される発信者名が音声合成されると共に、回路５０により、ヘッドホン５１に供給される音声信号の経路が音楽用デコーダ５２の出力から音声合成装置３６の出力へと切り替えられる。 - 特許庁

An instruction decoder (22) executably decodes the part of instructions when the first information is a first value, decodes the part of instructions such that an exception factor code (ECCDI) distinguishable from the other exception factor can be generated when the first information is a second value, and makes an instruction execution procedure transit to execution of a prescribed exception processing program.例文帳に追加

命令デコーダ（２２）は、前記第１の情報が第１の値のとき前記一部の命令に対して実行可能にデコードし、第２の値のとき前記一部の命令に対して他の例外要因と区別可能な例外要因コード（ＥＣＣＤＩ）を生成可能にデコードすると共に命令実行手順を所定の例外処理プログラムの実行に遷移させる。 - 特許庁

Upon decoding high-resolution image encoded data when a transmission error is mixed into a low-resolution image encoded data to be referred to, a motion picture receiver/decoder terminal 3 stops its decoding operation, and restarts the decoding operation from decodable data while not referring to the low-resolution image encoded data having the error mixed thereinto.例文帳に追加

動画像受信復号化端末３は、高解像度画像符号化データの復号処理に際して、参照すべき低解像度画像符号化データに伝送誤りが混入されていた場合、復号処理を中止し、該伝送誤りが混入された低解像度画像符号化データを参照せずに復号可能なデータから復号処理を再開する。 - 特許庁

This word line decoder is characterized in that an address for decoding a word line is divided into a global word line and a local word line, when a global word line is selected, voltage from a local word line is applied to a selected word line, when the global word line is not selected, voltage applied to the word line is passed to a ground terminal.例文帳に追加

本発明のワードラインデコーダは、ワードラインをデコードするためのアドレスをグローバルワードライン及びローカルワードラインに分割し、グローバルワードラインが選択された場合にはローカルワードラインからの電圧を選択されたワードラインに印加し、前記グローバルワードラインが選択されていない場合には前記ワードラインに印加された電圧を接地端子にパスさせることを特徴とする。 - 特許庁

When an instruction of simultaneously conducting recording and reproduction is inputted to the data stream recording and reproducing device 1 from a remote control 60, a CPU 10 firstly assures a reproduction position, and sends the reproduction data recorded on a RAM 30 to a decoder 40 when the reproduction position is indicated, namely, when an instruction of reproducing a live video is inputted.例文帳に追加

データストリーム記録再生装置１では、リモコン６０から記録と再生を同時に行なう旨の指示が入力されると、ＣＰＵ１０は、まず、再生位置を確認し、再生位置が現在である場合、つまり、ライブ映像を再生する旨の指示が入力された場合には、ＲＡＭ３０に記録されているデータを再生用としてデコーダ４０に送る。 - 特許庁

A semiconductor device is provided with a CPU 1, an address decoder 3 for decoding an address signal from the CPU 1, and outputting an address region specific signal, a frequency-divider 7, and a selecting circuit for selecting which of a reference clock signal and a frequency-divided clock signal should be inputted to the CPU 1 according to the address region specific signal.例文帳に追加

半導体装置において、ＣＰＵ１と、ＣＰＵ１からのアドレス信号をデコードしてアドレス領域特定信号を出力するアドレスデコーダ３と、分周器７と、アドレス領域特定信号に応じて、基準クロック信号または分周されたクロック信号のいずれをＣＰＵ１に入力するかを選定する選定回路とを備える。 - 特許庁

To realize a viterbi decoder having improved characteristics/ performance due to high integration and small power consumption while having a normalized circuit capable of preventing generation of an overflow problem due to the accumulation of path metrics in an ACS arithmetic unit having parallel constitution capable of executing high-speed ACS operation even when restriction length is increased or the number of decoding bits is increased.例文帳に追加

拘束長の増大や、復号ビット数の増加に対し、高速なＡＣＳ演算を可能にするパラレル構成のＡＣＳ演算装置において、パスメトリックの累積によるオ−バ−フロ−の問題を防止する正規化回路を有しながら、高集積化、低消費電力化による特性・性能の向上を実現するビタビ復号装置を提供する。 - 特許庁

The noise reduction circuit 420 is a circuit which reduces noise from a burst signal equivalent to N cycles, and which integrates absolute values of waveforms for every cycle in the burst signal equivalent to the N cycles and compares integrated values for every cycle mutually, and outputs remaining data from which its maximum value and the minimum value are deleted to the servo data decoder 418 of the poststage as noise reduced data.例文帳に追加

ノイズ除去回路４２０は、Ｎ周期分のバースト信号からノイズを除去する回路であって、Ｎ周期分のバースト信号における各周期毎の波形の絶対値を積分し、各周期毎の積分値を相互に比較し、その最小値及び最大値を除いた残りをノイズ除去済データとして後段のサーボ・データ・デコーダ４１８に出力する。 - 特許庁

The apparatus has the through rate limiter circuit 81 taking out a modulation component from the amplitude-adjusted wobble signal and a low pass filter circuit 82 or an envelope extracting circuit taking out a DC component from an output of the through rate limiter circuit 81, this output value is read, and a signal binarized by binarization circuits 83a, 83b is input to a decoder circuit 84.例文帳に追加

振幅調整されたウォブル信号から変調成分を取り出すスルーレートリミッタ回路８１と、スルーレートリミッタ回路８１の出力からＤＣ成分を取り出すローパスフィルタ回路８２又はエンベロープ抽出回路を有し、この出力値を読みとり、２値化回路８３ａ，８３ｂにより２値化された信号をデコーダ回路８４に入力する。 - 特許庁

This memory device is provided with: four memories 50-53 each having an address space (0x000-0x3FF) of the same scale having a common address with one word as one byte; an address decoder 30 allowing simultaneous access in arbitrary byte alignment to the four memories 50-53; and a data rearrangement circuit 70 rearranging data compliant with a big-endian CPU.例文帳に追加

１ワードを１バイトとし、共通のアドレスを有する同一規模のアドレス空間（０ｘ０００〜０ｘ３ＦＦ）を有する４個のメモリ５０〜５３と、これら４個のメモリ５０〜５３に対して、任意のバイトアラインでの同時アクセスを可能とするアドレスデコーダ３０と、ビッグエンディアンのＣＰＵに合わせたデータの並べ替えを行うデータ並べ替え回路７０を設ける。 - 特許庁

To provide a coder and a decoder by which data coded by ADRC system are divided by each bit planes of the MSB, 2nd MSB,..., LSB, the data can be compressed at a high compression rate by applying run-length coding processing and Huffman coding processing to them, and deterioration in decoding the capability of the data on the occurrence of an error can be minimized.例文帳に追加

ＡＤＲＣ方式で符号化したデータをＭＡＢ、２ｎｄＭＳＢ、・・・・ＬＳＢ毎のビットプレーンで分割し、これらについて夫々ランレングス符号化処理及びハフマン符号化処理を行うことで、高い圧縮率を以てデータを圧縮できると共に、エラー発生時のデータの復元力の低下を最小限とすることができるようにする。 - 特許庁

In a soft output decoding circuit of an element decoder, an addition/comparison/selection circuit for calculating logarithmic likelihood Iα and Iβ has a function for selecting a likelihood corresponding to a code out of likelihood Iα and Iβ reaching from a different state to an arbitrary state when trellises for each number of memories in a code are superposed and corresponding to a nonoverlapping branch.例文帳に追加

要素復号器における軟出力復号回路は、対数尤度Ｉα，Ｉβを算出するための加算比較選択回路において、符号におけるメモリ数毎のトレリスを重ねた際に、互いに異なるステートから任意のステートに到達し、重複しない枝に対応する対数尤度Ｉα，Ｉβのうち、符号に対応するものを選択する機能を備える。 - 特許庁

An address decoder communicating with the array receives a plurality of row address bits, and determines which of the N partitions in a requested row must be accessed on the requested row identified by the row address bits, and does not activate the access device within the selected row but not within the partition to be accessed.例文帳に追加

アレイと通信するアドレス・デコーダは、複数の行アドレス・ビットを受信し、行アドレス・ビットにより識別された要求行について、要求行の中のＮ個のパーティションのどれがアクセスされるべきであるかを判断して、選択された行の中にはあるがアクセスされるべきパーティションの中にはないアクセス・デバイスが起動されないようにする。 - 特許庁

A nonvolatile semiconductor memory device 10 includes: nonvolatile memory cells MC; a word line connected to the memory cells MC; a decoder 13 which receives an address and generates a decode signal for selecting the word line based on the address; and a level shifter 12 which, when the word line is selected, charges the word line to a charge voltage higher than a power supply voltage.例文帳に追加

不揮発性半導体記憶装置１０は、不揮発性のメモリセルＭＣと、メモリセルＭＣに接続されたワード線と、アドレスを受け、かつこのアドレスに基づいてワード線を選択するデコード信号を生成するデコーダ１３と、ワード線の選択時に、ワード線を電源電圧より高い充電電圧に充電するレベルシフタ１２とを含む。 - 特許庁

In a turbo decoder 100, a tail processing section 151, 152 calculates beforehand a path metric value β from reception likelihood of a tail portion as pre-processing of iterative decoding processing, and an iterative decoding processing section (soft determination decoding sections 111, 112, interleavers 121, 122) uses the path metric value β to perform iterative decoding only upon a code word body portion.例文帳に追加

ターボ復号器１００では、テイル処理部１５１、１５２が、反復復号処理の前処理として、テイル部分の受信尤度からそのパスメトリック値βを予め算出し、反復復号処理部（軟判定復号部１１１、１１２、インタリーバ１２１、１２２）が、パスメトリック値βを用いて、符号語本体部分についてのみ反復復号を行う。 - 特許庁

A word line control part 13 controls the voltage of a high level showing that the word line control 13 has not selected the word line for the memory cell M accessed or not accessed on the basis of, a control signal ϕ for controlling the voltage of a high level of the word line WL and on the basis of a selection signal WLDEC outputted by a main decoder 11.例文帳に追加

メモリセルＭへのアクセス時と非アクセス時に応じてワードラインＷＬのハイレベルの電圧値を制御するための制御信号φと、メインデコーダ１１が出力する選択信号ＷＬＤＥＣとを基に、ワードライン制御部１３は、ワードラインＷＬが非選択であることを示すハイレベルの電圧値をメモリセルＭのアクセス時と非アクセス時に応じて制御する。 - 特許庁

A decoding control section receives streams to be reproduced, frames B13 and B3 for reproduction outputs, and commands on the reproducing speed and the reproduction mode, determines the decoder used for the decoding and decoding sequence, based on an index table and information on the baseband image data stored in a baseband image data memory, and allows the data to be sequentially supplied to a decoding process section.例文帳に追加

デコード制御部は、再生されるストリームと再生出力するフレームＢ１３およびＢ３、および、再生速度や再生モードなどの指令を受け、インデックステーブルおよびベースバンド画像データ用メモリに記憶されているベースバンド画像データの情報を基に、デコードに用いるデコーダとデコード順を決定し、デコード処理部に順次供給させる。 - 特許庁

A digital signal of a video sound is separated by every digital stream by a demultiplexer 102, stored in a data storage 104 by a system controller 108, in addition, the digital stream is read from the data storage 104 by the system controller 108, extended to a video sound signal by a digital decoder 105 and information about an OSD 106 is superimposed on the video and outputted.例文帳に追加

映像音声のデジタル信号を、デマルチプレクサ１０２によりデジタルストリーム毎に分離し、システムコントローラ１０８でデータストレージ１０４に蓄積し、またシステムコントローラ１０８でデータストレージ１０４からデジタルストリームを読み出し、デジタルデコーダ１０５で映像音声信号に伸張し、さらに映像はＯＳＤ１０６の情報を重畳し出力される。 - 特許庁

To provide a digital video data reproduction apparatus (hereinafter referred to as apparatus) for decoding a plurality of video coding streams (hereinafter referred to as streams) and simultaneously displaying video images based on the respective streams, the apparatus performing the above simultaneous display where a quality of the video images is maintained, using one video decoder even without having high decoding processing capability and a large capacity memory.例文帳に追加

複数の映像符号化ストリーム（以下、ストリーム）を復号し、各ストリームに基づく映像を同時表示するためのデジタル映像データ再生装置（以下、装置）であって、高い復号処理能力や大容量のメモリを備えなくても、１つの映像復号器を用いて、映像の品質を維持した上記同時表示を可能とするものを提供する。 - 特許庁

Meanwhile, in a transmitter 26, the TS packet read from the disk 42 is supplied to the decoder 7 through a switch 31, an MV link IC 16 and a DEMUX 5 and a FIFO memory 6 on the basis of the time stamp added to it at such timing when time intervals of adjacent TS packets with each other are of the same state as a receiving mode.例文帳に追加

一方、トランスミッタ２６では、ハードディスク４２から読み出されたＴＳパケットが、それに付加されているタイムスタンプに基づいて、隣接するＴＳパケットどうしの時間間隔が受信時の状態と同一となるようなタイミングで、スイッチ３１、ＭＶリンクＩＣ１６、ＤＥＭＵＸ５、およびFIFOメモリ６を介して、ＡＶデコーダ７に供給される。 - 特許庁