「Input test」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

While the counter section 14 counts the period, the pattern generating section 11 previously generates a pattern being input to the memory under test 20, and when the counter section 14 completes the count, a clock mask section 15 interrupts the feed of a reference clock CLK to the pattern generating section 11.例文帳に追加

カウンタ部１４が計時している間、パターン発生部１１は被試験メモリ２０に与えるパターンを予め進めておき、カウンタ部１４の計時が終了した時点でクロックマスク部１５がパターン発生部１１への基準クロックＣＬＫの供給を中断する。 - 特許庁

A detecting section 33 detects specified patterns of abnormal values for the plurality of semiconductor products where the specified test result data 25 from the input section 32 have specified abnormal values based on the positional information data 15 of the plurality of semiconductor products.例文帳に追加

検出部３３は、入力部３２により入力された所定の試験結果データ２５が所定の異常値を有する複数の半導体製品について、これら複数の半導体製品の位置情報データ１５に基づく所定の異常値のパターンの検出を行う。 - 特許庁

According to control signals outputted by the NOP detection section 500, the instruction control section 100, the first operand control section 200, and the second operand control section 300 output input signals received in a clock cycle immediately before to the arithmetic section 400 as test signals.例文帳に追加

ＮＯＰ検出部５００が出力する制御信号に従って、命令制御部１００、第１オペランド制御部２００及び第２オペランド制御部３００は、直前のクロックサイクルで受信した入力信号を試験信号として演算部４００に出力する。 - 特許庁

To provide a semiconductor integrated circuit eliminating the need for the input of a test pattern from the outside and preventing the increase of a TAT while preventing the generation of a region incapable of detecting a malfunction caused by the voltage drop of a power-supply voltage.例文帳に追加

外部からテストパターンを入力することを不要とし、ＴＡＴの増加を防止するとともに、電源電圧の電圧降下による動作不具合を検出することができない領域が発生しないようにする半導体集積回路を提供する。 - 特許庁

Each write-in driver transmits voltage selected by the voltage switch circuit to a bit line of which a group is selected in accordance with a data bit signal applied to a corresponding input/output pad during a test operation mode for measuring a cell current, and cuts off it.例文帳に追加

各書き込みドライバは、セル電流を測定するためのテスト動作モードの間、対応する入出力パッドに印加されるデータビット信号に応じて電圧スイッチ回路によって選択された電圧をグループの選択されたビットラインに伝達したり、遮断する。 - 特許庁

An optotype is displayed as a visual acuity test optotype 102 having equal intervals D, correlating with a visual acuity value, the optotype is moved at a rate correlating with the visual acuity value, and the determination of whether the stripes of the optotype 102 are visually recognized or not is input.例文帳に追加

視標を、視力値と相関がある等間隔Ｄの視力検査用視標１０２として表示し、前記視力検査用視標を視力値と相関がある速度で移動させ、視力検査用視標１０２の縞模様が視認できたか否かが入力される。 - 特許庁

To provide a semiconductor integrated circuit device which can increase the number of settable operational modes, and can shorten a time necessary for the test of a plurality of functional blocks even when input/output wiring lines of the functional blocks are assigned to an identical pad.例文帳に追加

動作モードの設定数を増やすことができるとともに、複数の機能ブロックの入出力用配線が同一のパッドにアサインされる場合でも機能ブロックのテストに要する時間を短縮することが可能な半導体集積回路装置を得ること。 - 特許庁

To provide a transparent conductive film having superior pen-input durability used for a touch panel is, where its transparent conductive thin film will not break, even in a friction test of 100 thousand times under the load of 4.9 N by using especially a pen made of polyacetal (tip shape of 0.8 mmR) in particular.例文帳に追加

タッチパネルに用いた際のペン入力耐久性に優れ、特にポリアセタール製ペン（先端形状：０．８ｍｍＲ）を使用し、４．９Ｎの荷重で１０万回の摺動試験でも透明導電性薄膜が破壊されない、透明導電性フィルムを提供する。 - 特許庁

The circuit scale of the logic circuit 2 is reduced thereby, and the number of input signals to a semiconductor device 1 is thereby reduced in the burn-in test, to allow the burn-in tests for both the logic circuit 2 and the DRAM 3 to be carried out concurrently.例文帳に追加

従って、ロジック回路２の回路規模が縮小されるとともに、バーンイン試験時における半導体装置１に対する入力信号の数が減少して、ロジック回路２とＤＲＡＭ３の双方に対するバーンイン試験を同時に行うことが可能となる。 - 特許庁

The charge and discharge control terminal and a testing fuse are used to select one of voltage levels "L", "H", and "M" input to the charge and discharge control terminal so as to switch among the normal application state, charge and discharge inhibiting state and the test state.例文帳に追加

充放電制御用端子とテスト用ヒューズを用いて、該制御端子に入力された電圧のレベル「Ｌ」、「Ｈ」、「Ｍ」のいずれかを選択することによって、通常応用状態、充放電禁止状態とテスト状態のいずれかに切り替えを可能になる。 - 特許庁

Once a trigger signal is input to the mean value processing continuous sampling circuit 202 from a semiconductor test device 100, the mean value processing continuous sampling circuit 202 causes an IDDQ measurement part 201 to execute the IDDQ measurement repeated by a prescribed number of times.例文帳に追加

一度半導体試験装置１００からトリガ信号が平均値処理用連続サンプリング回路２０２に入力されると、平均値処理用連続サンプリング回路２０２が規定の回数繰り返してＩＤＤＱ測定をＩＤＤＱ測定部２０１に実行させる。 - 特許庁

The interface circuits 2a-2d are provided, corresponding to each of a plurality of function blocks 1a-1d, and a test pattern for measuring a power supply current can be set in all the function blocks 1a-1d from an LSI tester through a single input/output terminal.例文帳に追加

複数の機能ブロック１ａ〜１ｄのそれぞれに対応してインターフェース回路２ａ〜２ｄを設け、ＬＳＩテスタから１つの入出力端子を介して全ての機能ブロック１ａ〜１ｄに電源電流を測定するためのテストパターンを設定できるようにした。 - 特許庁

To solve the problem that a testing circuit in a chip applied by a conventional test facilitation designing technique must inspect whether an input/ output circuit for outputting a signal to an external terminal or capturing a signal from an external terminal is normally operated or not by using a circuit tester.例文帳に追加

従来のテスト容易化設計技術を適用してチップ内にテスト回路の構成では、外部端子へ信号を出力したり外部からの信号を取り込む入出力回路が正常に動作するか否かの検査はテスタを用いて行なわざるを得ない。 - 特許庁

When a plurality of memory parts MEM1 are tested, test input data (DIN_T, ADR_T, CS_T, RW_T) generated in an inspection circuit BT1 are shifted in order in each register (SF5 to SF8) of a first data shift circuit formed by using a scan flip-flop, and are transferred to each memory part.例文帳に追加

複数のメモリ部ＭＥＭ１のテストを行う際、検査回路ＢＴ１において発生するテスト入力データ（ＤＩＮ＿Ｔ，ＡＤＲ＿Ｔ，ＣＳ＿Ｔ，ＲＷ＿Ｔ）は、スキャンフリップフロップを用いて形成される第１のデータシフト回路の各レジスタ（ＳＦ５〜ＳＦ８）を順にシフトされて、各メモリ部に転送される。 - 特許庁

The failure diagnosis device 12 compares an output signal of a compressor 26 obtained by the simulation and an output signal of the compressor 26 observed by a test device 11, and sets an input signal to a compressor 27 according to the comparison result to execute a simulation.例文帳に追加

故障診断装置１２は、シミュレーションにより得た圧縮器２６の出力信号と、テスト装置１１により観測した圧縮器２６の出力信号とを比較し、その比較結果に応じて圧縮器２７の入力信号を設定してシミュレーションを実施する。 - 特許庁

An automation processing server 1 is provided with an input point data part 23 and an output point data part 24 for an automatic plant start/stop (APS) function which is a function to be tested, and during simulation, test data are set in the APS input point data part 23 and an APS processing result is stored in the APS output point data part 24, so as not to affect other functions.例文帳に追加

自動化処理サーバ１において、試験対象機能である自動プラント起動・停止（ＡＰＳ）機能用の入力点データ部２３と出力点データ部２４とを設け、シミュレーション中は、ＡＰＳ用入力点データ部２３に試験データを設定し、ＡＰＳ処理結果をＡＰＳ用出力点データ部２４へ格納することで、他の機能へ影響を与えないようにした。 - 特許庁

A detected region is displayed from the detected coordinate value during the test of the coordinate input/output device, and a display attribute of the region is changed by detected coordinate density and input direction.例文帳に追加

画面上の位置を指定して入力する入力デバイス３Ａと、入力デバイス３Ａで指定された位置の座標を検出する座標検出部１３とを有する座標入出力装置の試験方法において、座標入出力装置の試験中、検出した座標値から検出済領域を表示し、検出座標密度、入力方向により、領域の表示属性を変更する。 - 特許庁

The device 1 is also provided with a current adder 16 for adding together as an input current a current ix flowing in the measuring object 10 and an antiphase current I1 having an opposite phase to the test voltage, and is equipped with a variable resistor 14 capable of adjusting the input current from the current adder 16 so that a direct-current component in an output current becomes zero.例文帳に追加

さらに、被測定対象物１０に流れる電流ｉｘと、試験電圧とは逆相の逆相電流Ｉ１とを入力電流として、これらを加算する電流加算器１６が設けられ、この出力電流の直流成分が零になるように電流加算器１６の入力電流を調整可能な可変抵抗器１４が備えられている。 - 特許庁

The semiconductor device comprises a reset terminal inputting a reset control signal for resetting an internal circuit; a reset detection part generating, according to the input reset control signal, a reset release signal for releasing reset of the internal circuit; and a mode capture part retaining, based on the signal input to the reset terminal, a test mode for testing operations of the internal circuit.例文帳に追加

半導体装置は、内部回路をリセットするためのリセット制御信号を入力するリセット端子と、前記入力されたリセット制御信号に応じて、前記内部回路のリセットを解除するリセット解除信号を生成するリセット検出部と、前記リセット端子に入力される信号に基づいて、前記内部回路の動作をテストするテストモードを保持するモードキャプチャ部とを備える。 - 特許庁

The semiconductor integrated circuit device is provided with a first delay time decision circuit deciding a signal delay time by a test clock through a dummy input/output circuit set equally to a signal delay time of a first output circuit and the first and second input circuits, and the decision area is temporally changed on the basis of a decision result of the first delay time decision circuit.例文帳に追加

上記第１出力回路及び上記第１、第２入力回路の信号遅延時間に同等に設定されたダミー入力・出力回路を通したテストクロックにより信号遅延時間を判定する第１遅延時間判定回路とを設け、上記判定領域を上記第１遅延時間判定回路の判定結果に基づいて時間的に変化させる。 - 特許庁

This circuit is provided with a memory 10 provided with an additional memory cell for storing defective data bit information on a memory cell, a comparing circuit 20 comparing output data DATO of the memory 10 with its expected value EXP for each data bit, and a BIST circuit 30 generating a required and sufficient test input pattern for detecting the defect of memory cells constituting the memory 10 and the expected value EXP and controlling test sequence.例文帳に追加

メモリセルの不良データビット情報を格納するための付加メモリセルを備えたメモリ１０と、そのメモリ１０の出力データＤＡＴＯとその期待値ＥＸＰをデータビットごとに比較する比較回路２０と、そのメモリ１０を構成するメモリセルの不良を検出するために必要十分なテスト入力パターンおよび上記期待値ＥＸＰを発生しテストシーケンスをコントロールするＢＩＳＴ回路３０とを備えた。 - 特許庁

A timing deviation is retrained from being generated in a transfer of an FF data between respective output clocks COn, and execution of the test such as a scan test is facilitated, when the LSI operated by the clocks of the plural different frequencies is tested, by generating the output clocks COn of n-pieces in which the selection clocks SC are synchronized with the input clock CI.例文帳に追加

同期化手段１０３において、選択クロックＳＣを入力クロックＣＩにて同期させたｎ個の出力クロックＣＯｎを生成することにより、複数の異なる周波数のクロックで動作するＬＳＩの試験時において、各出力クロックＣＯｎ間でのＦＦのデータの受け渡しでタイミング違反が発生することを抑制することができ、スキャン試験等の試験の実施を容易にすることができる。 - 特許庁

This semiconductor testing device having a constitution wherein a prescribed test pattern is applied from a PE card to the DUT, and a pattern outputted from the DUT corresponding to the test pattern is compared with an expected value pattern, and coincidence of the patterns is detected, has a fail control means for summarizing fail information of the DUT input through the PE card relative to each DUT, and transferring it to the PE card.例文帳に追加

ＰＥカードからＤＵＴに所定のテストパターンを印加し、ＤＵＴからテストパターンに応じて出力されるパターンを期待値パターンと比較してこれらパターンの一致の有無を検出するように構成された半導体試験装置において、ＰＥカードを介して入力されるＤＵＴのフェイル情報をＤＵＴごとに集約してＰＥカードへ転送するフェイル制御手段を設けたことを特徴とするもの。 - 特許庁

At the time of a gradation selection operation, different potentials IN, INb are inputted in each of the input lines 131, 132, different potentials are outputted from the output lines 142, 141 and at the time of the stress test, the same potential is outputted from both of the output lines 142, 141.例文帳に追加

階調選択動作時には、入力ライン１３１，１３２のそれぞれに異なる電位ＩＮ，ＩＮｂが入力され、出力ライン１４２，１４１から異なる電位が出力され、ストレステスト時には、出力ライン１４２，１４１の両方から同じ電位が出力される。 - 特許庁

In the measurement of an error rate performed in the process to optimize the signal channel parameter of the disk device, the error rate is deteriorated by means of deteriorating the S/N ratio of an input signal, thereby the decision of the optimized parameter value is attained by the error rate test of less transfer bits.例文帳に追加

ディスク装置の信号チャンネルパラメータの最適化の過程で行われるエラーレートの測定において、入力信号のＳ／Ｎ比を劣化させることにより、エラーレートを劣化させ、より少ない転送ビットのエラーレート試験で最適化パラメータ値を決定することを可能にする。 - 特許庁

To provide a failure diagnosis device capable of forcing registers of part of a boundary scanning test circuit mounted on an integrated circuit on a substrate as a shift register, and, during the period of normal operation, feedbacking to compare part of output signal at the output side to the input side to detect signal anomaly.例文帳に追加

基板上の集積回路に搭載された境界走査試験回路の一部のレジスタをシフトレジスタとして動作させ、通常動作時に、出力側の一部の出力信号を入力側にフィードバックして比較して、信号異常が検知できる故障診断装置を提供する。 - 特許庁

An error is found in its early stage by conducting an error test by attenuating the input signal from the magnetic head 2 of the disk device (making S/N worse) suitably to each drive by using an attenuator and a fault can be predicted with a sufficient margin before the fault actually occurs.例文帳に追加

ディスク装置の磁気ヘッド２からの入力信号を、減衰器４を使用して各ドライブに最適に減衰（Ｓ／Ｎ比を劣化）させてエラーテストを行うことで、エラーを早期発見し、故障発生状態に至るまでに十分に余裕をもって故障予知を行うことを可能にする。 - 特許庁

An interface test circuit 20 is bus-connected to the CPU 13, and includes a selection circuit 22 for selecting one of the interface circuits 11a-11d and selecting whether input or output of data is performed to each of the one set of external terminals related to the selected interface circuit.例文帳に追加

インタフェーステスト回路２０は、ＣＰＵ１３にバス接続され、インタフェース回路１１ａ〜１１ｄの一つを選択し、選択されたインタフェース回路に係る１組の外部端子のそれぞれに対してデータの入力あるいは出力を行うかを選択する選択回路２２を備える。 - 特許庁

In a step S105, the input/output conversion information and output attribute information related to the format ID are read out for the format ID, and the data of the test recording data sheet is converted into data for database which has a predetermined arrangement based on the correspondence.例文帳に追加

ステップＳ１０５では、フォーマットＩＤに対して、そのフォーマットＩＤに関連付けられた入出力変換情報および出力属性情報を読み出して、前記対応関係に基づいて試験記録データシートのデータを所定の並びを有するデータベース用データに変換する。 - 特許庁

To measure, input for instrument calibration, and record, on an aircraft to be flight-tested, a true airspeed necessary for the positional error calibration of a barometric altimeter and an airspeed meter of an aircraft and a wind direction and a wind velocity at an altitude where a flight test is performed.例文帳に追加

航空機の気圧高度計及び対気速度計の位置誤差較正に必要な真対気速度、ならびに試験飛行実施時の試験実施高度における風向、風速を、試験飛行を行う飛行機の機上にて計測して、計器の較正のために入力し、または記録する。 - 特許庁

A received signal undergoes a pulse compression processing by a pulse compression filter 7 having input-output characteristics so that a Fourier transform, of a signal outputted when a test signal of a waveform approximately identical to a waveform of a transmission pulse signal is inputtrd, comes to a predetermined window function.例文帳に追加

送信パルス信号の波形に略等しい波形の試験信号を入力したときに出力される信号のフーリエ変換が、所定の窓関数となるような入出力特性を有するパルス圧縮フィルタ７により、受信信号をパルス圧縮処理する構成とした。 - 特許庁

In the verification of the logical operation of the information processor, the verification of the logical operation is realized with high accuracy, by generating more transaction competitive patterns by making an I/O emulator work together with a test program, and also by automatically preparing input data to the I/O emulator.例文帳に追加

情報処理装置の論理動作の検証において、Ｉ／Ｏエミュレータとテストプログラムを連動させ、且つＩ／Ｏエミュレータへの入力データは自動で作成することで、より多くのトランザクション競合パターンを発生させることにより、論理動作の検証を高精度に実現する。 - 特許庁

The testing device allows the operational amplifier 18 to operate and perform a test to make the current flowing fixed in value, in the testing object transistor 14 so that the current quantity flowing in a resistor 24 becomes fixed, by applying a desired voltage from DAC 16 to a positive input end of the operational amplifier 18.例文帳に追加

ＤＡＣ１６から所望の電圧をオペアンプ１８の正入力端に印加することで、抵抗２４に流れる電流量が一定になるように、オペアンプの１８が動作して、試験対象トランジスタ１４に流れる電流を一定値とする試験が行われる。 - 特許庁

The circuit element group where a plurality of circuit elements are arranged and a pad group where pads for electrically performing the input/ output to their circuit elements are arranged and a wiring pattern group for connecting the circuit elements with the pads are made into one component, and four components are independently arranged in the test element group.例文帳に追加

複数の回路素子を配置した回路素子群とそれら回路素子に電気的な入出力を行う為のパッドを配置したパッド群と回路素子とパッドを接続する配線パターン群をひとつの構成要素とし、評価素子群内に４構成を独立配置する。 - 特許庁

The chip structure for a multiply integrated circuit is provided with chip-to-chip interface circuits for selective connection of internal circuits in an integrated circuit for testing an interface circuit having the ESD protection circuit and the input/output circuit for establishing communication with an external testing system during a test and a burn-in process.例文帳に追加

多重集積回路チップ構造は、テストおよびバーン・イン手順中に外部テスト・システムと通信するためのＥＳＤ保護回路および入出力回路を有するインターフェース回路をテストするため集積回路の内部回路を選択的に接続するチップ間インターフェース回路を有する。 - 特許庁

To provide a semiconductor device preventing destruction of an input/ output buffer caused by collision of data, even if any one of the control terminal of output control breaks down in a test performed by connecting plural semiconductor devices incorporating plural semiconductor elements where output data terminals are shaved.例文帳に追加

データの出力端子が共通な複数の半導体素子を内蔵する半導体装置を複数接続して行うテストで、いずれかの出力制御の制御端子が故障しても、データの衝突による入出力バッファの破壊を防止する半導体装置を提供する。 - 特許庁

To provide a system and method for testing simultaneously a column of a semiconductor memory and a redundant column by adding temporarily an additional parallel signal bit giving wider band width during test mode operation to an input/output data bus connected to a semiconductor memory.例文帳に追加

試験モード動作中により広い帯域幅を与える追加の並列信号ビットを半導体メモリに連結された入出力データ・バスに一時的に追加することによって、半導体メモリの列と冗長列とを同時に試験するシステムおよび方法を提供すること。 - 特許庁

To provide a software generating device capable of generating software that can correctly verifying an RTL description even in the RTL description of an LSI for sequentially executing processing to each of a plurality of input values by using a test program for verifying an operation description.例文帳に追加

複数の入力値それぞれに対する処理を順次実行するＬＳＩのＲＴＬ記述であっても、そのＲＴＬ記述を正しく検証することが可能なソフトウェアを、動作記述の検証用のテストプログラムを用いて生成することができるソフトウェア生成装置を実現する。 - 特許庁

To provide a method of manufacturing a transparent conductive film which is superior in pen-input durability during use for a touch panel and in which deterioration of a transparent conductive thin film is eliminated even after running of sliding tests for 100,000 times under a load of 5.0 N using a pen made of polyacetal on the sliding durability test.例文帳に追加

タッチパネルに用いた際のペン入力耐久性に優れ、特に後述の摺動耐久試験に記載のポリアセタール製のペンを使用し、５．０Ｎの荷重で１０万回の摺動試験後でも透明導電性薄膜の劣化がない、透明導電性フィルムの製造方法を提供すること。 - 特許庁

The scan test circuit includes: a plurality of flip-flops connected in parallel to the scan chain; a clock generation circuit generating a clock supplied to the flip-flop; and a phase delay buffer for input of a clock supplied to the first flip-flop and for output of a clock supplied to the second flip-flop.例文帳に追加

スキャンチェインに並列接続される複数のフリップフロップと、フリップフロップに供給するクロックを発生するクロック発生回路と、第１のフリップフロップに供給するクロックを入力し、第２のフリップフロップに供給するクロックを出力する位相遅延バッファとを備えたスキャンテスト回路。 - 特許庁

In particular, the robust method of creating the parametric process model first collects process outputs on the basis of known test input signals or sequences, adds random noise to the collected process data, and then uses a standard or known technique to determine the process model from the collected process data.例文帳に追加

特に、パラメトリック・プロセスモデルを生成するロバストな方法は、まず周知のテスト入力信号または系列に基づいてプロセス出力を収集し、収集されたプロセスデータにランダムノイズを添加し、該収集プロセスデータからプロセスモデルを決定するために標準または周知の技法を使用する。 - 特許庁

To enable an operator of a medical technology apparatus to test and to input viscerally data of the treating site close to a patient by processing images in real time, and to reduce as much as possible or fully omit operational inputs using an indicating apparatus such as keyboards or a mouse.例文帳に追加

リアルタイムの画像処理により医療技術装置の操作者に検査および／または治療部位の直感的な患者近くでの入力を可能にし、キーボードまたは例えばマウスの如き指示装置による操作入力を最小限に低減しあるいは完全に省略する。 - 特許庁

An operator views the output test pattern, and inputs and sets the level value corresponding to the patch image considered as the one having optimum image quality by himself (herself) as the transfer voltage value used when forming an image from a setting input receiving screen displayed on the control panel of the image forming apparatus.例文帳に追加

操作者は、出力されたテストパターンを目視して、自己が最適な画質と思われるパッチ画像に対応するレベル値を、画像形成時に用いられる転写電圧値として、画像形成装置の操作パネルに表示された設定入力受付画面から入力して設定することができる。 - 特許庁

This device is a 64 Mb DRAM, and constituted with four banks Bank0-Bank3 of a reduction unit, at the time of reduction test, write operation is performed by developing writing data of data input/output pads IO2, IO6, IO9, IOD to each four IO in each bank Bank0-Bank3.例文帳に追加

６４ＭｂＤＲＡＭであって、縮約単位の４つのバンクＢａｎｋ０〜Ｂａｎｋ３から構成され、ＩＯ縮約テスト時に、書き込み動作は、各バンクＢａｎｋ０〜Ｂａｎｋ３において、データ入出力パッドＩＯ２，ＩＯ６，ＩＯ９，ＩＯＤの書き込みデータを各４ＩＯに展開して書き込み動作を行う。 - 特許庁

To provide a digital control software fault simulation test device for integrating a plant simulation device and a high pressure core spray controller by providing data, and for applying software safety analysis and estimated derived association new fault mode by a hardware input/output module and a deterministic network communication interface.例文帳に追加

ハード入出力モジュールと確定性ネットワーク通信インターフェースにより、データを提供して該プラント模擬装置と該高圧炉心注水制御装置を統合し、ソフト安全解析と推定派生関連新故障モードを応用できるディジタル制御ソフト故障模擬テスト装置を提供する。 - 特許庁