「Input test」に関連した英語例文の一覧と使い方(25ページ目) - Weblio英語例文検索

When the optical switch 13 selectively outputs a pulse test light input to a port P from a port P_0 to the splitter 14, the optical line monitoring system 1 collectively and simply monitors the optical fiber lines 30_1-30_N, and identifies the failed optical fiber lines 30_n.例文帳に追加

光線路監視システム１は、光スイッチ１３がポートＰに入力したパルス試験光をポートＰ_０から選択的にスプリッタ１４へ出力することで、光ファイバ線路３０_１〜３０_Ｎを一括して簡易に監視し、故障が生じた光ファイバ線路３０_ｎを特定する。 - 特許庁

When the user views the image density of the printed first test pattern and inputs a correction value from an operation part 104, the CPU 1011 calculates and updates potential data in the photoreceptor potential characteristic uneven data memory 105, based on the information of the input correction value (S4).例文帳に追加

使用者が、印字された第１のテストパターンの画像濃度を見て、操作部１０４から補正値を入力すると、ＣＰＵ１０１１は、この入力された補正値の情報に基づき、感光体電位特性ムラデータメモリ１０５の電位データを計算して更新する（Ｓ４）。 - 特許庁

In a conventional method, a complicated procedure such as a well-known integral calculus is needed, since the system parameter is computed from center-point positions and radii of three circles on a complex plane at the input port complex amplitude ratio W=a2/a1.例文帳に追加

ＶＮＡでＤＵＴ（Device Under Test）を測定するにはシステムパラメータが必要であるが、従来は、入力ポートの複素振幅比W=a2/a1の複素平面における３つの円の中心点の位置と半径からシステムパラメータを算出したので、公知の積分法のように複雑な手順が必要であった。 - 特許庁

Test input information including descriptions for setting the boosting operation time of each of at least two booster circuits is formed so that the respective boosting operation periods of the booster circuits are not overlapped from the start of boosting operation to the end thereof (step S12).例文帳に追加

次に、少なくとも２つの昇圧回路の各々が昇圧動作を開始してから終了するまでの昇圧動作期間が重複しないように、当該昇圧回路の各々が昇圧動作をするタイミングを設定する記述を含むテスト入力情報を作成する（ステップＳ１２）。 - 特許庁

During the test operation of an integrated circuit 10, TIN2, 3 and TOUT2, 3 are not used, TIN1 is connected to IN1 and the input D of an FF circuit 13, and the outputs Q of the FF circuits 13, 14 are connected to TIN2, 3 via selecting circuits 15, 16.例文帳に追加

集積回路は、テスト回路と論理回路で構成されており、テスト動作時には、ＣＬＫを停止させＴＩＮ１からＩＮ３、ＩＮ２の入力データの順にシリアルに入力されたデータを、フリップフロップ回路１３，１４によりパラレルに変換しＩＮ３、２の入力に供給する。 - 特許庁

In order to test the phase shift circuit 30 and the sampling circuit 40 of an input side, phases of DQ and DQS are adjusted and output in the phase shift circuit 20 of an output side, the DQS is shifted by 90 degrees by the phase shift circuit 30, and the DQ is sampled by the sampling circuit 40.例文帳に追加

入力側の位相シフト３０とサンプリング回路４０をテストするために、出力側の位相シフト回路２０においてＤＱとＤＱＳの位相をそろえて出力し、ＤＱＳは位相シフト回路３０で９０度シフトされ、サンプリング回路４０でＤＱがサンプルされる。 - 特許庁

Furthermore, the gate voltage of a PMOS transistor 11 and that of an NMOS transistor 12 in the transmission gate 8 are controlled to cause the capacity of a tester taken from an input cell 7 to be comparable with that of the PCB with the circuit device mounted thereon after the delay test.例文帳に追加

また、トランスミッションゲート８のＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２のゲート電圧を制御し、入力セル７から見たテスター容量が、ＩＯ伝搬遅延試験後に本発明の第１実施形態が搭載されるＰＣＢと同程度の容量となるようにする。 - 特許庁

The semiconductor memory MEM has: plurality of address latch circuits 18A, 18B to latch the address AD; address lines RAD, CAD connected to the plurality of address latch circuits 18A, 18B respectively; and a plurality of address buffers ABUF0-2 to which a test signal AD0-2 is input.例文帳に追加

半導体メモリＭＥＭは、アドレスＡＤをラッチする複数のアドレスラッチ回路１８Ａ、１８Ｂと、複数のアドレスラッチ回路１８Ａ、１８Ｂのそれぞれに接続されるアドレス線ＲＡＤ、ＣＡＤと、試験信号ＡＤ０−２が入力される複数のアドレスバッファＡＢＵＦ０−２とを有する。 - 特許庁

To overcome the problem such that, related to a functional test for an A/D converter in a semiconductor integrated circuit, testing of a fast A/D converter at an actual operation speed is difficult because wiring delay in the semiconductor integrated circuit from the output of A/D converter to the input of a tester affects much.例文帳に追加

半導体集積回路内のＡ／Ｄ変換器の機能テストでは、Ａ／Ｄ変換の出力からテスタ入力までの半導体集積回路内の配線遅延が大きく影響を与えるため、高速Ａ／Ｄ変換器の実動作スピードでのテストが困難である。 - 特許庁

This method includes a step, where an output data flow to a receiver under a test is disabled and a step, where input data to the buffering/selection system, having a tag for each receiver is generated by the number of transfer times selected in advance for each receiver in a burst mode.例文帳に追加

この方法は、テスト中の受信装置への出力データ・フローをディスエーブルすること、また次いで各受信装置向けのタグが付いたバッファリング／セレクション装置への入力データを、バースト・モードで各受信装置ごとに事前選択された転送回数で生成することを含む。 - 特許庁

A computer 4 divides test data of (N+M) bits into A bit data for a step and B bit data for an offset and sends them to an input buffer 5, receives an output from an output buffer 6 to search all change points of digital outputs with respect to analog inputs, thereby measuring the nonlinearity.例文帳に追加

計算機４は、N＋Mビットのテストデータをステップ用のＡビットとオフセット用のＢビットに分割して入力バッファ５に送るとともに、出力バッファ６の出力を取り込んで、アナログ入力に対するデジタル出力の変化点を全点サーチすることで非直線性を測定する。 - 特許庁

A database storage part 51 stores an input item for operation at a computing part 60, an operation item, and a data group including each datum related to simulation results based upon the arithmetic result (to be concrete, patient information, remaining renal function, peritoneal dialysis, hemodialysis, the computed indicator and clinical test data).例文帳に追加

データベース記憶部51に、演算部60で演算するための入力項目、演算項目、演算結果に基づくシミュレーション結果に係る各データを含むデータ群（具体的には患者情報、残腎機能、腹膜透析、血液透析、前記演算した指標、臨床検査データ）を格納する。 - 特許庁

A virtual test device software management means 3 measures an I/O input/output processing time and an execution processing time of a instruction word in execution of simulation of a control program stored in a control program memory 6 by means of a simulation program stored in a simulator system memory 5.例文帳に追加

仮想試験装置用ソフトウェア管理手段３は、シミュレータシステムメモリ５に格納されたシミュレーションプログラムにより、制御プログラムメモリ６に格納された制御プログラムのシミュレーションを実行したときのＩ／Ｏの入出力処理時間や命令語の実行処理時間を計測する。 - 特許庁

To provide a governor testing device, by which connection of an equipment, the analysis of data and the data reduction of a test result can be conducted easily in a short time, labor and a time can be reduced while an error on the reading of a measured data can be lowered and levelling for input conversion is made unnecessary.例文帳に追加

機器の接続やデータの解析および試験結果の整理が短時間にかつ容易にでき、労力と時間を削減できると共に、測定データの読み取り誤差を低減でき、入力換算のためのレベル調整が不要な調速機試験装置を提供する。 - 特許庁

A second circuit of the test circuit is provided to each of the plurality of circuit blocks, receives the clock formed by the first circuit, and forms an internal control signal for switching a selector provided to an input part of a flip-flop circuit constituting a scan chain from the scan change side to the front stage logic side.例文帳に追加

テスト回路の第２回路は、上記複数の各回路ブロックに設けられ、上記第１回路で形成されたクロックを受けて、スキャンチェーンを構成するフリップフロップ回路の入力部に設けられたセレクタをスキャンチェーン側から前段論理側に切り替える内部制御信号を形成する。 - 特許庁

The integrated circuit 1 is provided with an AGC signal input changeover switch 30 for switching between the case in which an internal signal by an automatic gain control loop outputted by the circuit unit 20 is used and the case in which the automatic gain control loop is disconnected and an AGC signal for test is is directly given, as the input of an AGC signal to the amplifier 11 and the amplifier 13 in the section 10.例文帳に追加

ＲＦ回路部１０内のＲＦ可変増幅器１１及びベースバンド可変利得増幅器１３へのＡＧＣ信号の入力として、デジタル復調回路部２０が出力する自動利得制御ループによる内部信号を用いる場合と、自動利得制御ループを切り離して、テスト用ＡＧＣ信号を直接与える場合とを切り替えるＡＧＣ信号入力切替スイッチ３０が設けられている。 - 特許庁

This circuit is provided with a normal circuit for performing a scan test, a BIST control circuit having a mode 1 in which operation is automatically stopped after writing a pattern in the memory and a mode 2 in which a value written from the memory is read and compared with the prescribed expected value, and a memory write prohibiting circuit fixing an input signal to the memory while the normal circuit is in a scan test.例文帳に追加

スキャンテスト可能な通常回路と、前記通常回路に接続されるメモリとを有する半導体回路において、前記メモリにパターンを書き込みして自動に停止するモード１と前記メモリから書き込んだ値を読み出して所定の期待値と比較するモード２とを有するＢＩＳＴ制御回路と、通常回路がスキャンテストにある間、前記メモリへの入力信号を固定するメモリ書込禁止回路と、を備える構成とした。 - 特許庁

A pattern element showing an operation summary to be executed in a pseudo program performing multi-task communication with a test object program is disposed on a scenario chart editing screen by use of a scenario chart editing means 101, and details of an operation shown by the pattern element is input to form a scenario chart.例文帳に追加

シナリオチャート編集手段１０１を用いて、シナリオチャート編集画面上に、試験対象プログラムとマルチタスク通信を行う擬似プログラムにおいて実行されるべき動作概要を表す図形要素を配置するとともに、前記図形要素が表す動作の詳細を入力し、シナリオチャートを作成する。 - 特許庁

The arithmetic unit 16 selects the optical conditions of a focusing lens 8, variable multi-aperture 10, beam deflecting electrode 11, and objective lens 12 based on data inputted in the input unit 17, and calculates automatically processing scanning conditions of the focusing ion beam 4 on the test piece 2 corresponding to the optical conditions selected.例文帳に追加

演算装置１６は、入力装置１７に入力されたデータに基づいて、集束レンズ８、可変マルチアパーチャ１０、ビーム偏向電極１１及び対物レンズ１２の光学条件を選択し、かつ選択された光学条件に応じた集束イオンビーム４の試料２上での加工走査条件を自動的に算出する。 - 特許庁

Since a DSP part 2 has an input scheduler 8 outputting an operation signal to a halt terminal HALT controlling the operation stop/ resumption of a DSP core 4 when a prescribed time passes after the operation of the DSP core 4 stops during a holding test, the operation of the DSP core 4, which is once stopped, can be resumed.例文帳に追加

ＤＳＰ部２は、ホールドテスト中にＤＳＰコア４の動作が停止した後、一定時間が経過したらＤＳＰコア４の動作停止／再開を制御するホルト端子HALTに動作信号を出力する入力スケジューラ８を有しているので、一旦停止したＤＳＰコア４の動作を再開させることができる。 - 特許庁

An address output 3, data output 4, and control output 5 from a CPU 1 and a download address 16, download data 17, and down load bus control signal 18 from a test control circuit 12 are inputted to program RAM input selectors 15a, 15b, and 15c, and the outputs are selected according to a bus selection signal 8, and inputted to the program RAM 2.例文帳に追加

ＣＰＵ１からのアドレス出力３、データ出力４、制御出力５と、テスト制御回路１２からのダウンロードアドレス１６、ダウンロードデータ１７、ダウンロードバス制御信号１８とは、プログラムＲＡＭ入力セレクタ１５ａ，１５ｂ，１５ｃに入力し、バス選択信号８によって出力を選択してプログラムＲＡＭ２に入力させる。 - 特許庁

A stage evaluating part (15) estimates the output error of the variable stage (11A), based on the difference of the digital outputs of an output correcting part (17) when the two capacities are changed-over in the variable stage (11A) in a state where a test signal is given from an input changeover part (14) to the variable stage (11A).例文帳に追加

ステージ評価部（１５）は、入力切り替え部（１４）から可変ステージ（１１Ａ）にテスト信号が与えられた状態で、その可変ステージ（１１Ａ）における二つの容量を切り替えたときの出力補正部（１７）のデジタル出力の差分に基づいてその可変ステージ（１１Ａ）の出力誤差を推定する。 - 特許庁

A test-use switch 21d is disposed between a differential amplifying circuit 22 and a connection node which connects a capacitor 21b, a switch 21c and an output terminal of an operational amplifier 21a in a C-V converting circuit 21, and a high-voltage generating circuit 23 is provided for applying a high voltage Vpp to an inverting input terminal of the operational amplifier 21a.例文帳に追加

Ｃ−Ｖ変換回路２１におけるオペアンプ２１ａの出力端子とコンデンサ２１ｂやスイッチ２１ｃの接続点と差動増幅回路２２の間に検査用スイッチ２１ｄを備えると共に、オペアンプ２１ａの反転入力端子に高電圧Ｖｐｐを印加するための高電圧発生回路２３を備える。 - 特許庁

The logic comparator where the expected values are consistent with the output data in all the output cycles of test patterns is detected further by a comparison result determination circuit, and the tested semiconductor circuit is a nondefective at the timing of the expected value input into the logic comparator, when the corresponding logic comparator exists.例文帳に追加

さらに比較結果判定回路にて試験パターンの全出力サイクルにおいて出力データと期待値が一致している論理比較器を検出し、該当する論理比較器があればその論理比較器に入力された期待値のタイミングで被試験半導体回路が良品であることを判定する。 - 特許庁

A region A corresponding to the output from the first OSD plane 23A and a region B corresponding to the output from the second OSD plane 23B are set as a region for performing a CRC arithmetic operation in an image of one frame formed by a plurality of image processing circuits according to an input test pattern.例文帳に追加

入力されるテストパターンに応じて複数の画像処理回路が形成する１フレームの画像において、第１ＯＳＤプレーン２３Ａからの出力に対応する領域Ａと、第２ＯＳＤプレーン２３Ｂからの出力に対応する領域ＢとをＣＲＣ演算する領域として設定する。 - 特許庁

This LSI 100 loaded with a logic circuit 11 is equipped with an internal comparison circuit 12 for comparing an output signal 32 from the logic circuit 11 relative to a test input signal with an expectation of the output signal 32, and holding a value for showing disagreement between the output signal 32 and the expectation as long as a fixed time.例文帳に追加

論理回路１１を搭載したＬＳＩ１００において、テスト入力信号に対する論理回路１１の出力信号３２と、該出力信号３２の期待値とを比較し、上記出力信号３２とその期待値との不一致を示す値を一定時間保持する内部比較回路１２を備えた。 - 特許庁

A reference path 200 is provided with a second comparator 100 comparing a test signal 20 with a second threshold Vth2 to supply a second comparison signal 100A, and a second sampling device 260 receiving both a second timing signal 270 comprising a plurality of consecutive secondary timing marks and the above second comparison signal 100A as input signals.例文帳に追加

基準経路２００は、試験信号２０を第２の閾値Ｖth2と比較し、第２の比較信号１００Ａを供給する第２の比較器１００、複数の連続する第２のタイミングマークからなる第２のタイミング信号２７０とともに第２の比較信号１００Ａを入力として受信する第２のサンプリング装置２６０を備える。 - 特許庁

Substance information and a written request data sheet created on a request-source terminal 52 are e-mailed to request-source and total management department terminals 6 and 7 in sequence and approval information input parts 62 and 72 enter approval information made by approvers into the written request data sheet and send it to a test management department terminal 8.例文帳に追加

依頼元端末５２で作成した物質情報，依頼書データシートを電子メールで依頼元，全体管理部門端末６，７に順次送信し、承認情報入力部６２，７２によって依頼書データシートに承認者による承認情報を記載して、試験管理部門端末８に送信する。 - 特許庁

The device 101 for the jitter test includes a jitter amount detecting part 13, which detects a jitter amount of an input signal S and an operation part 14 which computes the characteristic of the jitter amount J detected by the jitter amount detecting part 13, at start time that is different in a prescribed time T_S so that time domains of computation may overlap each other.例文帳に追加

本願発明のジッタ試験装置１０１は、入力信号Ｓのジッタ量を検出するジッタ量検出部１３と、ジッタ量検出部１３で検出されたジッタ量Ｊの特性を、演算する時間領域が重なるように所定時間Ｔ_Ｓずつ異なる開始時刻で演算する演算部１４と、を備える。 - 特許庁

In normal operation, the reference voltage Vrw is set to reference voltage Vri1 from an internal reference voltage generating circuit 206 by a data write-in current adjusting circuit 200, on the other hand, in test operation, the voltage is set to reference voltage Vre1 applied to a reference voltage external input terminal 202 from the outside.例文帳に追加

基準電圧Ｖｒｗは、データ書込電流調整回路２００によって、通常動作時には、内部基準電圧発生回路２０６からの基準電圧Ｖｒｉ１に設定される一方で、テスト動作時には、基準電圧外部入力端子２０２に外部より印加された基準電圧Ｖｒｅ１に従って設定される。 - 特許庁

Use of a low-speed test device having a small number of terminals is made possible, by controlling the first and second transistors according to a pattern signal generated by the pattern generating section, and by providing a self-diagnosis control circuit (115) for transmitting the pattern signal to the input circuit.例文帳に追加

上記パターン生成部で生成されたパターン信号に従って上記第１トランジスタ及び上記第２トランジスタを制御することでパターン信号を上記入力回路に伝達する自己診断制御回路（１１５）を設けることによって、端子数が少なく且つ低速な試験装置の使用を可能にする。 - 特許庁

The primary differential value of a gradation value at the corresponding position of the test pattern and a neighbor reading pixel position are calculated from reading image data (S84) and the corresponding position of the unit less than one pixel of the reading pixel pitch can be obtained by referring to a multi dimensional table by making the primary differential value as an input value (S86).例文帳に追加

また読取画像データから、テストパターンの対応位置及び隣接読取画素位置における階調値の一次微分値を算出し（Ｓ８４）、この一次微分値を入力値として多次元テーブルを参照することにより読取画素ピッチの１画素未満単位の対応位置が求められる（Ｓ８６）。 - 特許庁

The plurality of optical add signals includes a signal of a particular selectable wavelength communicated to the optical add component from the associated test equipment, and each optical output component is operable to select a signal received from any one of the optical add component and the plurality of optical input components to communicate it in the optical network.例文帳に追加

複数の光アド信号は、付随する検査機器から光アド部に通信される特定の選択可能な波長の信号を含み、各光出力部は、光ネットワーク内で通信するために光アド部及び複数の光入力部のうちの何れか１つから受信した信号を選択するよう動作する。 - 特許庁

The test device 2 for the arousal level includes: a driver information input unit 16; a face temperature measurement unit 8 for measuring the temperature of a facial skin in a contactless manner; a finger temperature measurement unit 10 for measuring the temperature of a finger skin; a pulse measurement unit 12 for measuring a pulse rate of the finger; a control unit 4; and a memory unit 6.例文帳に追加

この覚醒度検査装置２は、運転者情報入力部１６と、顔面皮膚温度を非接触で計測する顔面温度計測部８と、手指皮膚温度を計測する手指温度計測部１０と、手指から脈拍数を計測する脈拍計測部１２と、制御装置４と、記憶装置６とを備えている。 - 特許庁

The simulation processing part carries out simulation processing based on the test input information 150, the display driver model 10, and the display panel model 90, and simulation result data are outputted to an image data file 160, which is used for displaying an image to be displayed on the display panel on a display device, after converting a format of the simulation result data.例文帳に追加

シミュレーション処理部は、テスト入力情報１５０と表示ドライバモデル１０と表示パネルモデル９０に基づいてシミュレーション処理を行い、表示パネルに表示されるべき画像を表示装置に表示するための画像データファイル１６０に、シミュレーション結果データをフォーマット変換して出力する。 - 特許庁

In the viscoelasticity characteristic value-measuring device using a split Hopkinson rod, first and second strain gauges 7 and 9 are mounted on an input rod 3 that is hit by a hitting rod 1, and third and forth strain gauges 11 and 13 are mounted on an output rod 5 that is connected while sandwiching a test piece 20.例文帳に追加

スプリットホプキンソン棒を用いた粘弾性特性値測定装置において、打撃棒１で打撃される入力棒３に第一ひずみゲージ７及び第二ひずみゲージ９を取り付け、試験片２０を挟んで連接する出力棒５に第三ひずみゲージ１１及び第四ひずみゲージ１３を取り付けている。 - 特許庁

A control unit 200 defines an impulse signal outputted from an impulse generating circuit 101 as a signal to be processed, in place of an input digital audio signal from the outside, in a test mode and the data path unit 100 applies only signal processing selected from among the plurality of kinds of signal processing to the signal to be processed in each sampling period.例文帳に追加

制御部２００は、テストモードでは、外部からの入力デジタル音声信号に代えて、インパルス発生回路１０１が出力するインパルス信号を処理対象信号とし、サンプリング周期毎に、データパス部１００により、複数種類の信号処理のうち選択された信号処理のみを処理対象信号に施す。 - 特許庁

Since an ON-OFF control signal is in a low state at this time, a low signal is sent out to a gate terminal G of a latch circuit 15 from a control part 14 via a buffer 17, therefore, the test signal sent out to the input terminal D via a buffer 9 is sent out to the control part 14 from an output terminal Q.例文帳に追加

このとき、ＯＮ／ＯＦＦ制御信号がＬｏｗの状態であるので、ラッチ回路１５のゲート端子ＧにＬｏｗの信号がバッファ１７を介して制御部１４より送出されるため、バッファ９を介して入力端子Ｄに送出されるテスト信号が出力端子Ｑより制御部１４に送出される。 - 特許庁

A memory cell MC selected from among a plurality of memory cells MC according to an address signal is connected to, for example in a test mode, one of complementary input nodes of a sense amplifier SA via an n-type MOSFET 10a for controlling a read voltage whose gate terminal is applied with a voltage VCLMP.例文帳に追加

たとえば、テストモードにおいて、センスアンプＳＡの相補の入力ノードの一方には、ゲート端子に電圧ＶＣＬＭＰが印加される読み出し電圧制御用のｎ型ＭＯＳＦＥＴ１０ａを介して、アドレス信号に応じて複数のメモリセルＭＣの内から選択される１つのメモリセルＭＣが接続される。 - 特許庁

The timing when the plurality of operation clocks inside the semiconductor integrated circuit have a prescribed phase relation is detected by a phase relation detection circuit, and a trigger signal is outputted, and an input timing of a test pattern, a start timing of the verification program and a comparison timing with the expectation data are used as a relative timing based on a trigger timing.例文帳に追加

半導体集積回路内部の複数の動作クロック１、２が所定の位相関係になるタイミングを位相関係検出回路により検出し、トリガー信号を出力して、試験パターンの入力タイミング、検証プログラムの開始タイミング、期待値データとの比較タイミングを、前記トリガータイミングを基準とした相対タイミングとする。 - 特許庁

Since direct inputs to the RAM section from the outside are carried out in addition to operation from the LOGIC section of inputs to the RAM section, a test pattern is input easily from the outside, and the data write, etc., of initial data to the RAM section can also be conducted at high speed from the outside.例文帳に追加

ＲＡＭ部への入力をＬＯＧＩＣ部から行うという動作に加えて，外部から直接ＲＡＭ部への入力を行うことが可能となるため，外部からのテストパターンの入力等が容易となり，また，ＲＡＭ部への初期データのデータ書き込み等も外部から高速に行うことが可能となる。 - 特許庁

Furthermore, with selectors 14 and 15 turned ON while selectors 16 and 17 turned OFF, the selectors being provided on a signal route, the test signal outputted from the selector 12 is inputted into a measurement circuit 18a via the selector 14, while the signal measured by the measurement circuit 18a is outputted via the selector 15 from an input/output pin 11a.例文帳に追加

また、信号経路に設けられたセレクタ１４，１５をＯＮ状態、セレクタ１６，１７をＯＦＦ状態とし、セレクタ１２から出力されたテスト信号をセレクタ１４を介して測定回路１８ａに入力し、測定回路１８ａで測定された信号をセレクタ１５を介して入出力ピン１１ａから出力する。 - 特許庁

In this semiconductor storage device, only the sense amplifiers SA1-SAn are activated in the process 2 for the disturbance cell without activating a column system (the switch part YSW4 and input/output control circuit IOC), so that a test time can be shortened as much as no read of the data from the disturbance cell.例文帳に追加

本発明の半導体記憶装置によれば、処理２において、ディスターブセルに対して、カラム系（スイッチ部ＹＳＷ４、入出力制御回路ＩＯＣ）を活性化させないで、センスアンプＳＡ１〜ＳＡｎのみ活性化させることにより、ディスターブセルからデータを読み出さない分だけ、テスト時間を短縮できる。 - 特許庁

A CPU 14 receives the operating mode decision signal S13 and processes an input signal S15 according to the decided mode to generate a processing signal S14 and outputs it to a data output circuit 16 and selects an output of a test output circuit 15 or an output of the data output circuit 16 depending on the mode.例文帳に追加

動作モード決定信号Ｓ１３はＣＰＵ１４に与えられ、与えられたモードによって入力信号Ｓ１５を処理して処理信号Ｓ１４を生成し、データ出力回路１６に出力し、また、モードによりテスト出力回路１５またはデータ出力回路１６の出力の一方を選択する。 - 特許庁

This test is provided with a decoder 22, a CPU (comparison judgment circuit) 23, and a set value input part 25, and it extracts a C-Bit data and header data Pa, Pb, Pc, and Pd from an IEC61937 standard signal, and judges whether or not the data are normal (that is, judges whether or not the IEC61937 standard signal).例文帳に追加

デコーダ２２と、ＣＰＵ（比較判定回路）２３と、設定値入力部２５とを備えて、ＩＥＣ６１９３７規格信号中からのＣ−ＢｉｔデータおよびヘッダデータＰａ，Ｐｂ，Ｐｃ，Ｐｄの抽出と、それらデータの良否の判定（ひいてはＩＥＣ６１９３７規格信号の良否の判定）を装置で行うことができる。 - 特許庁