「InterConnect」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

The interconnect lines of gradient potentials V3 and V7 which are supplied to the N type regions 64 and 66 of the same column respectively are formed in the same column of third metal layer and second metal layer, respectively, and adjacently located up and down.例文帳に追加

同一行のＮ型領域６４及び６６にそれぞれ供給される階調電位Ｖ３とＶ７の配線は、それぞれメタル第３層及びメタル第２層の同一行に形成されて、上下に隣り合っている。 - 特許庁

Based on the granularity, a CPU node controller configures MMIO range registers in an interconnect and other MMIO registers in IO nodes and CPU node controllers to support dynamic changes of MMIO address space requirements of the system.例文帳に追加

粒度に基づき、ＣＰＵノードコントローラが相互接続内のＭＭＩＯ範囲レジスタおよびＩＯノード、ＣＰＵノードコントローラ内の他のＭＭＩＯレジスタを設定し、システムのＭＭＩＯアドレス空間要求の動的な変化をサポートする。 - 特許庁

In a packaging device, an image sensor 10 has a light-receiving section 12b of CCD system or CMOS system which is formed on the first major surface of a semiconductor substrate 12, and an interconnect for leading out a signal is provided on the same surface.例文帳に追加

本発明に係るイメージセンサ１０は半導体基板１２の第１主面にはＣＣＤ方式あるいはＣＭＯＳ方式の受光部１２ｂが形成され、同一面上に信号引き出しのための配線が設けられる。 - 特許庁

In the patterning process of the thin film transistor 44, holographic exposure and a tracking focus system is employed, design rule of 1.0 μm or less is employed, and only a polysilicon layer 41 and a first metal layer 42 are employed as the interconnect lines of the element chip 45.例文帳に追加

薄膜トランジスタ４４のパターニング工程で、ホログラフィック露光や追尾フォーカスシステムを用い、１．０μｍ以下の設計ルールを用い、素子チップ４５の配線として、多結晶シリコン層４１と第１の金属層４２のみを用いる。 - 特許庁

The performance of the wiring module is made high by minimizing the complexity of an interconnect network through the direct mapping of a control/data flow graph, and the performance of the arithmetic module is made high by a dedicated arithmetic circuit based upon a bit-serial architecture.例文帳に追加

コントロール／データフローグラフの直接マッピングにより、相互結合網の複雑さを最小化し配線モジュールを高性能化するとともに、ビットシリアルアーキテクチャに基づく専用演算回路により演算モジュールを高性能化する。 - 特許庁

A plurality of stacks of tubular electrochemical cells have a high dense electrolyte disposed between an anode and a cathode preferably deposited as thin films arranged in parallel on stamped conductive interconnect sheets or ferrules.例文帳に追加

並列に打ち抜きされた伝導性連結シートないし金環上に並列に配列され、薄膜として好ましくは堆積される陽極及び陰極間に堆積される高密電気質を有する管状電気化学的電池の複数のスタック。 - 特許庁

To provide a remote conference management system, a remote conference management method and a remote conference operation confirmation program, which interconnect conference terminals installed in remote places through a network, and certainly hold a conference using a video image and a voice.例文帳に追加

遠隔地に設置された会議端末同士を、ネットワークを介して接続し、映像や音声を用いて確実に会議を行なうための遠隔会議管理システム、遠隔会議管理方法及び遠隔会議動作確認プログラムを提供する。 - 特許庁

To provide a method for correcting a wiring board in which a wiring material can be shot at a desired position without short-circuiting adjacent interconnect lines when a fine wiring pattern is corrected by ejecting the wiring material.例文帳に追加

配線材料の吐出によって微細な配線パターンを修正する場合に、隣接する配線をショートさせることなく、配線材料を所望の位置に着弾させることが可能な配線基板修正方法を提供する。 - 特許庁

A wire harness 43 is placed between the loudspeaker main body 41 and the base 30 to interconnect them, and the wire harness 43 is connected from a side end 44 of a bottom side 110b to the top side 11a in the loudspeaker main body 41.例文帳に追加

スピーカ本体４１と基板３０との間を接続するワイヤーハーネス４３が設けられ、ワイヤーハーネス４３は、スピーカ本体４１のうち、底側部１１０ｂ側端部４４より頂側部１１０ａ側に接続されている - 特許庁

To provide a multilayer printed wiring board which retains fine adhesion between an interconnect and a wiring layer and has a property of fully suppressing a decrease in the adhesion, even if the wiring board is exposed under a high-temperature moisture-absorbing environment.例文帳に追加

配線と絶縁層との間に良好な密着性を有し、高温吸湿環境下に曝露した場合であっても、該密着性の低下を十分抑制できるという特性を備えた多層プリント配線板を提供する。 - 特許庁

A transmitter 11 is configured by a modulator 13 for carrying an LIN (Local Interconnect Network) data signal via a power line 3, a filter 14 letting a signal having a predetermined band through, and a sine wave output device (a sine wave in the figure) 15.例文帳に追加

送信機１１はＬＩＮデータ信号を電力線３で搬送するための変調部１３、所定の帯域の信号を通過させるフィルタ１４及び、正弦波出力器（図中は正弦波）１５にて構成される。 - 特許庁

A metal region and a polysilicon region are previously arranged right above/right below a plurality of dummy metals C1 to C5, provided so as to suppress variation of an interconnect structure of CMP, so that the dummy metals have inter-layer capacities.例文帳に追加

ＣＭＰによる配線構造のばらつきを抑えるために設けられる複数のダミーメタルＣ１〜Ｃ５それぞれが、層間容量を有するようにダミーメタルの直上・直下に予めメタル領域・ポリシリコン領域を配置する。 - 特許庁

Since the structure is simple enough to interconnect the body pipe 1 and the adjusting pipe 2 at a site, it saves operator's works in manufacturing at the site, welding with a reinforcement and binding into a concrete cover, and thus it does not generate waste cost by the works.例文帳に追加

又現場では前記本体管1と前記調整管2を一繋ぎにするだけで良い構造であり、現場での製造・鉄筋との溶接・コンクリートへの蓋の食い込みによる手間がかからず、作業における無駄な費用が発生しない。 - 特許庁

The vertical stack of semiconductor devices (140, 141) is formed, by folding a package of integrated circuits (130, 133) and/or the strip-like flexible interconnect body (101), which has passive devices and then attaching connecting members that can be soldered to other components.例文帳に追加

半導体デバイス(140,141)の垂直スタックは、集積回路チップ(130,133)のパッケージ、及び／又は受動素子を有するストリップ状可撓性相互接続(101)を折り曲げ、他の部品に半田付け可能な結合部材(107)を取付けることにより形成される。 - 特許庁

To provide a seed layer being formed as an underlying layer when a copper interconnect line excellent in electromigration resistance is formed in a semiconductor device, e.g. an LSI, and to provide a copper alloy sputtering target required for obtaining the seed layer.例文帳に追加

この発明は、ＬＳＩなどの半導体装置におけるエレクトロマイグレーション耐性に優れた銅配線を形成する際に下地層として形成するシード層およびこのシード層を得るための銅合金スパッタリングターゲットを提供する。 - 特許庁

A local interconnect 235 extends through the upper isolation layer 204 and connects the field shield to a selected doped semiconductor region of the device (e.g., a source/drain region 211, 212 of a FET or a cathode or anode of a diode).例文帳に追加

ローカル相互接続が、上側絶縁分離層を通って延在しており、デバイスの選択されたドープした半導体領域（例えば、ＦＥＴのソース／ドレイン領域またはダイオードのカソードもしくはアノード）にフィールド・シールドを接続する。 - 特許庁

A cylinder block 1 comprises a pair of skirt walls 3 arranged on both sides of a crankshaft, and a plurality of crank journal portions 4 integrally formed to interconnect the inner surfaces of the pair skirt walls 3 and supporting the crank shaft.例文帳に追加

本発明のシリンダブロック１は、クランク軸を挟んで配置される一対のスカート壁３と、該一対のスカート壁３の内面同士を繋ぐように一体形成されつつ前記クランク軸を支持する複数のクランクジャーナル部４と、を備える。 - 特許庁

To provide a semiconductor memory device and a method of manufacturing the same, wherein while interconnect resistance of each of a cell source line, a cell well line, and a power supply line is held low, hydrogen in a forming gas-annealing process can be supplied to a memory cell.例文帳に追加

セルソース線、セルウェル線および電源線の各配線抵抗を低く維持しつつ、フォーミングガス・アニール工程における水素をメモリセルに供給することができる半導体記憶装置およびその製造方法を提供する。 - 特許庁

Parts are arranged like a quilt pattern on the main substrate 15, and each of bridge interconnect connectors 30 is fitted between the edges of two adjacent chip holders 20, and then the power connectors 50 are arranged at one or more corners of the respective holders 20.例文帳に追加

部品は主基板１５にキルト状のパターンに配置され、各ブリッジ相互連結コネクタ３０は２個の隣接したチップ担体２０のエッジの間に取り付けられ、電源コネクタ５０は各担体２０の１個以上のコーナーに配置される。 - 特許庁

To provide a method for a method that uniformly distributes a line load not only at normal times but also on the occurrence of a line fault on the basis of terminal information and line information in a network, where a plurality of lines interconnect a host computer and terminals.例文帳に追加

ホストコンピュータ・端末間に複数の回線があるネットワークにおいて、端末情報と回線情報を基に、通常時だけでなく回線障害時にも回線の負荷を均等に分散させる方法を提供する。 - 特許庁

To provide a wiring board in which the number of terminal lands can be increased, without being limited by the number of interconnect lines which can be passed between a plurality of terminal lands and the terminal lands can be arranged at high density, and to provide an ink jet head mounted with the wiring board.例文帳に追加

複数の端子ランドの間を通すことができる配線の数に制限されることなく、端子ランドの数を増加させることができ、高密度に端子ランドを配設することができる配線基板を提供する。 - 特許庁

Two or more inspection terminals 7 connected to the conductive interconnect lines 3 and 4 are provided on the side face of the first insulating layer 1, and a mounting inspection and a characteristic inspection are carried out for the substrate A equipped with the built-in component using the inspection terminals 7.例文帳に追加

第１絶縁層１の側面に導電配線３，４と接続された複数の検査用端子７が設けられ、これら検査用端子７を利用して部品内蔵基板Ａの実装検査や特性検査を実施する。 - 特許庁

To provide a method for manufacturing a solid-oxide fuel cell (SOFC) stack including a glass sealant having a considerably low TEC compared with other fuel cells before operation in a fuel cell unit and an interconnect plate composing the stack.例文帳に追加

スタックを構成する燃料電池ユニットおよびインターコネクト平板に、作動する前のほかの燃料電池に比べてTECが相当に小さいガラスシーラントを備えた固体酸化物型燃料電池(SOFC) スタックを製造する方法を提供する。 - 特許庁

To provide a seed layer being formed as an underlying layer when a copper interconnect line excellent in electromigration resistance is formed in a semiconductor device, e.g. an LSI, and to provide a copper alloy sputtering target required for obtaining that seed layer.例文帳に追加

ＬＳＩなどの半導体装置におけるエレクトロマイグレーション耐性に優れた銅配線を形成する際に下地層として形成するシード層およびこのシード層を得るための銅合金スパッタリングターゲットに関するものである。 - 特許庁

To provide an organic EL panel of passive drive, wherein variations in interconnect resistance value of the electrode wiring are suppressed without restricting a degree of freedom in the wiring design, and luminance unevenness of the organic EL element can be improved.例文帳に追加

パッシブ駆動の有機ＥＬパネルにおいて、配線設計の自由度を制限することなく電極配線の配線抵抗値のバラツキを抑制し、有機ＥＬ素子の輝度ムラを改善することが可能な有機ＥＬパネルを提供する。 - 特許庁

To provide some exemplary embodiments of a III-nitride power device including a HEMT with multiple interconnect metal layers and a solderable front metal structure using solder bars for external circuit connections.例文帳に追加

外部回路接続に棒はんだを用いる、複数の相互接続金属層およびはんだ濡れ性の前面金属部構造を備えるＨＥＭＴを含むＩＩＩ族窒化物パワーデバイスの、いくつかの典型的な実施形態を提供する。 - 特許庁

Here, the present invention is characterized in that the film is formed by thermal CVD in a highly reactant gas atmosphere, and the mean free path of active molecules 15 (reacting molecules) is made smaller than the space dimension of the interconnect pattern.例文帳に追加

ここで、本発明の特徴の一つは、熱ＣＶＤでの成膜を高い反応ガス雰囲気で行うところにあり、活性分子（反応分子）１５の平均自由行程が配線パターンのスペース寸法よりも小さくなるようにする。 - 特許庁

To provide a distributed power supply unit capable of suppressing variations in the voltage of a load while reducing power loss and suppressing distortion in an output current waveform of an inverter in executing system interconnect.例文帳に追加

系統連系を行うに当たって、電力損失の低減及びインバータの出力電流波形における歪発生の抑制を実現しつつ、負荷側電圧の変動を抑制することが可能な分散電源装置を提供する。 - 特許庁

To provide a telephone directory data transfer system for a mobile phone that can exchange telephone directory data without the need for an exclusive cable to interconnect the mobile phone and a computer and for an exclusive hardware unit for wireless communication.例文帳に追加

携帯電話機とコンピュータとを接続するための専用ケーブルやワイヤレス通信用の専用ハードウェアを必要とすることなく、電話帳データのやりとりが可能な携帯電話機の電話帳データ転送システムを提供する。 - 特許庁

When reverse sputtering is carried out with Xe plasma gas, the oxidized portions can be efficiently removed selectively from the surface of the wiring, so the contact resistance between upper and lower interconnections can be prevented from increasing in the damascene interconnect structure.例文帳に追加

本発明によれば、Ｘｅのプラズマガスで逆スパッタリングすることにより、配線表面の酸化物部等を選択的に効率よく除去でき、ダマシン配線構造において、上下配線間のコンタクト抵抗の増大を回避できる。 - 特許庁

To develop technology to shorten an interconnect length of electrical connection between an electronic circuit on a circuit board and an optical element to be mounted on the circuit board, regarding an optical composite board having the circuit board on which an optical waveguide is disposed.例文帳に追加

回路基板に光導波路が設けられた光複合基板において、回路基板の電子回路と、回路基板に実装する光素子との間を電気的に接続するための配線長を短くすることができる技術の開発。 - 特許庁

A second bus 112B is operatively coupled to a memory interface circuit 104, a PCI (peripheral component interconnect) circuit 108, and an external interface circuit 110 such that data may be transferred to and from the interface circuits at a second frequency F2.例文帳に追加

第２バス１１２Ｂは、メモリインタフェース回路１０４、ＰＣＩ回路１０８、および外部インタフェース回路１１０と機能的に連結し、これらのインタフェース回路との間のデータ転送を第２周波数Ｆ２で実行するように構成される。 - 特許庁

To realize microfabrication of copper trench interconnect lines subsequent to 0.1 μm generation by preventing crevice corrosion of copper between a copper line and a barrier layer thereby employing a tungsten based barrier layer or a titanium based barrier layer which can be deposited with good coverage by CVD.例文帳に追加

銅配線／バリア層間の銅の隙間腐食を防止することにより、ＣＶＤ法によりカバリッジ良く成膜できるタングステン系バリア層もしくはチタン系バリア層を採用して、０．１μｍ世代以降の銅溝配線の微細化を図る。 - 特許庁

To provide a method of manufacturing a solid oxide fuel cell (SOFC) stack provided with a glass sealant considerably small in TEC as compared with another fuel cell before operating, on an interconnect flat plate constituting a fuel cell unit and stack.例文帳に追加

燃料電池ユニットおよびスタックを構成するインターコネクト平板に、作動する前のほかの燃料電池に比べてTECが相当に小さいガラスシーラントを備えた固体酸化物型燃料電池(SOFC) スタックを製造する方法を提供する。 - 特許庁

The potential contrast images of the uppermost interconnect lines 25 are changed corresponding to the layers where defective vias are located, so that all layers and spots where defective vias are located can be pinpointed on the basis of the potential contrast image.例文帳に追加

異常のあるビアの層に対応して最上層の配線２５の電位コントラスト像が変化されるので、当該電位コントラスト像から全ての層にわたって異常ビアの発生層と発生箇所を特定する事が可能になる。 - 特許庁

In the case that the processing means 2 executes processing based on the information stored in the storage means 4, the processing means 2 gives a control signal to the connection changeover means 3 to interconnect the processing means 2 and the storage means 4.例文帳に追加

記憶手段４に記憶されている情報に基づいて処理手段２で処理を実行する場合には、処理手段２は、接続切替手段３に制御信号を供給して処理手段２と記憶手段４を接続させる。 - 特許庁

In the printed circuit board, the pad portion 10, in which a terminal portion 9 of the electronic component 3 is electrically connected to a part of the interconnect line pattern 11, and substrate exposing portion 12, exposing a substrate 14 forming a substrate 5 near the pad portion 10, are formed.例文帳に追加

配線パターン１１の一部に電子部品３の端子部９が電気的に接続されるパッド部１０及び該パッド部１０近傍に基板５を形成する基材１４を露出させた基材露出部１２が形成されている。 - 特許庁

To improve the adhesion and durability of the film stacks during subsequent elevated temperature processing in a method for forming modulated tantalum/tantalum nitride diffusion barrier stacks on semiconductor device substrate used in interconnect structure.例文帳に追加

配線構造に使用される半導体デバイスの基板上に、調節されたタンタル／窒化タンタルの拡散障壁の積み重ねを形成する方法において、後の高温の加工中における膜の積み重ねの付着性及び耐久性を改善する。 - 特許庁

To interconnect boards by preventing reflection at a characteristic impedance dissident part caused between a via and a lead terminal so as to avoid deterioration in the transmission characteristic without the need for adopting a flexible multilayer board causing increase in the manufacture cost.例文帳に追加

ビアとリード端子間で生じる特性インピーダンスの不一致箇所において、反射を防止し伝送特性を劣化させず、製造コストの増加を伴うフレキシブル多層基板を採用することなく、基板間の接続を行う。 - 特許庁

To provide a circuit arrangement and method using a universal, standardized interlayer interconnect in a multilayer semiconductor stack to facilitate interconnection and communication between functional units disposed on a stack of semiconductor dies.例文帳に追加

半導体ダイのスタックに配置された機能ユニット相互間の相互接続及び通信を容易にするために多層半導体スタック内のユニバーサルで且つ標準化された層間相互接続体を利用する回路配列及び方法を提供する。 - 特許庁

In this integrated circuit device provided with copper interconnects 18, 20 and 22, the copper interconnect has alloying elements therein, which prevent grain growth of the copper due to self annealing.例文帳に追加

銅製相互接続１８、２０、２２を有する集積回路デバイスにおいて、前記銅製相互接続は、その中に合金化元素を有し、この合金化元素が自己アニールに起因する銅の粒子成長を阻止することを特徴とする。 - 特許庁

The semiconductor device 10 includes: a semiconductor substrate 20; a semiconductor element 12 including a multilayer interconnect layer 11B formed on a principal surface of the semiconductor substrate 20; and a heterostructure magnetic shield 170 covering the semiconductor element 12.例文帳に追加

半導体装置１０は、半導体基板２０、半導体基板２０の主面上に形成され、かつ多層配線層１１Ｂを含む半導体素子１２、および半導体素子１２を被覆するヘテロ構造磁気シールド１７０を含む。 - 特許庁

To form a capacitor in a desired location without having restrictions of interconnect lines and the like, to take power source noise countermeasures efficiently, and to configure a large-capacity capacitor in a small area despite the advance of microfabrication in the process technology.例文帳に追加

配線等の制約を受けることなく所望の位置にキャパシタを形成して電源ノイズ対策を効率的に行うことができ、微細化の進んだプロセス技術においても、より少ない面積でより大容量のキャパシタを構成する。 - 特許庁

The step for forming the interconnect 20 includes the formation of a first film 24 by sputtering at a temperature of 100°C or below, and formation of a second film 26 by sputtering at a temperature of 200°C or above following to formation of the first film 24.例文帳に追加

配線２０の形成工程は、１００℃以下の温度で行うスパッタリングによる第１の膜２４の形成と、第１の膜２４形成の後に２００℃以上の温度で行うスパッタリングによる第２の膜２６の形成と、を含む。 - 特許庁

Each node includes a plurality of processors and an interconnect chipset, issues a request for data from a processor in a first node and passes the request for data to other nodes through an expansion port (or scalability port), also starts an access of a memory in response to the request for data and snoops a processor cache of each processor in each node.例文帳に追加

各ノードは、複数のプロセッサおよび相互接続チップセットを含み、第１のノード内のプロセッサからデータ要求を発行し、拡張ポート（またはスケーラビリティポート）を通してこのデータ要求を他のノードに渡す。 - 特許庁