「bit width」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

To realize batch transmission by a SAM specified by software without increasing bit width and to execute high-speed processing without being accompanied by overhead due to split application of the SAM by FW(Firmware).例文帳に追加

ソフトウェアが指定したＳＡＭによる一括転送を、ビット幅を増やすことなく実現し、またＦＷによるＳＡＭの分割処理によるオーバヘッドを伴わずに高速に処理を行う。 - 特許庁

The tag high-order table 121 is so configured that the sum of the data size of the tag high-order table and the data size of the tag low-order table 122 becomes less than a multiplier of the bit width of the tag and the number of cache indices.例文帳に追加

タグ上位テーブル１２１は、当該テーブルのデータサイズとタグ下位テーブル１２２のデータサイズの和が、タグのビット幅とキャッシュインデックス数との乗数より少なく構成される。 - 特許庁

In an amplitude servo pattern 10 having a servo burst signal by burst bit strings 11, 12 arranged adjacent to direction toward track width r, phases in the direction toward the track width x of the servo burst string arranged adjacent to the direction along the track x vary by α mutually.例文帳に追加

トラック幅方向ｒに隣接して配置されたバーストビット列11，12によるサーボバースト信号を有する振幅サーボパターン10において、トラック幅方向ｒに隣接配置されたサーボバースト信号のトラック方向ｘの位相が相互にαずれて異なっている。 - 特許庁

To make the line width ratio uniform of a vertical line and a horizontal line in an image data processing device using an electrographic processing method, by carrying out thinning of a line width in a sub-scanning direction of the horizontal line factor without spoiling the shape of the image data developed in a bit map.例文帳に追加

ビットマップ状に展開された画像データの画像の形状を損なわずに水平線分の副走査方向の線幅を細線化し、電子写真方式による画像データ処理装置における垂直線分と水平線分の線幅比率の均一化を行う。 - 特許庁

To provide a semiconductor device wherein a cell array area can be reduced by forming a bit line contact in a cell array region in a narrow width and junction leakage can be prevented by reducing resistance in word lines and the bit line contact, and to provide a method of manufacturing the same.例文帳に追加

セルアレイ領域におけるビット線コンタクトの幅を小さく形成し、セルアレイ面積を縮小することが可能になるとともに、ワード線およびビット線コンタクトを低抵抗化し、ジャンクションリークを改善することが可能になる半導体装置およびその製造方法を提供する - 特許庁

The time counting of the pulse width for transmitting 1 and 0 in the NRZ style is repeated, and the value of a bit stored in MSB of the register is associated with the transmission level of a signal output to the authentication IC every start of the time counting, and then the register is left-shifted by one bit.例文帳に追加

そして、ＮＲＺ形式によって１及び０を伝送するパルス幅の計時を繰り返し、計時の開始毎に、レジスタのＭＳＢに格納されているビットの値を、認証ＩＣに出力される信号の伝送レベルに対応させた後に、レジスタを１ビット分左シフトさせる。 - 特許庁

A moving picture coding means 101 encodes input picture data with a quantization width Qj from a mean bit rate adjustment means 103 and outputs a code quantity Sj to a picture group complicated degree calculation computer 104, a mean complicated degree calculation means 105, and the mean bit rate adjustment means 103.例文帳に追加

動画像符号化手段１０１により入力画像データを平均ビットレート調整手段１０３からの量子化幅Ｑj で符号化して、符号量Ｓj をピクチャ群複雑度計算手段１０４と、平均複雑度計算手段１０５と、平均ビットレート調整手段１０３とに出力する。 - 特許庁

To provide a semiconductor storage device which has a floating gate and a control gate and whose source and drain regions are asymmetrical and which can avoid the increase of the resistance of a bit line arranged between the floating gates in itself and besides can scale down the bit line width.例文帳に追加

フローティングゲート及びコントロールゲートを有し、ソース／ドレイン領域が非対称である半導体記憶装置におけるフローティングゲート間に配置されるビット線抵抗の増大を避け、かつ、ビット線幅を縮小することができる半導体記憶装置及びその製造方法を提供する。 - 特許庁

A branch metric arithmetic means includes: a serial arithmetic processing section which sequentially performs mathematical operation of a multi-bit digital signal; and a control section which adjusts the number of operation cycles thereof according to the bit width of the digital signal sequence, and the branch metric arithmetic means inputs the digital signal sequence to calculate a branch metric value.例文帳に追加

ブランチメトリック演算手段は、多ビットのディジタル信号の算術演算を逐次的に行うシリアル演算処理部と、その演算サイクル数をディジタル信号系列のビット幅に応じて調整する制御部とを含み、ディジタル信号系列を入力してブランチメトリック値を計算する。 - 特許庁

A state metric arithmetic means includes a serial arithmetic processing section which sequentially performs mathematical operation of the multi-bit digital signal and a control section which adjusts the number of operation cycles thereof in accordance with the bit width of the digital signal sequence, and inputs the branch metric value to calculate a state metric value.例文帳に追加

ステートメトリック演算手段は、多ビットのディジタル信号の算術演算を逐次的に行うシリアル演算処理部と、その演算サイクル数をディジタル信号系列のビット幅に応じて調整する制御部とを含み、ブランチメトリック値を入力してステートメトリック値を計算する。 - 特許庁

A line width control section 3 receives the line width control information S1 as a input, and ORs an initial value of N-bit data equal to the number of divisions of the current pixel and (N-1) data bits to generate image data being fine divisions of the target pixel.例文帳に追加

線幅制御部３は、線幅制御情報Ｓ１を入力として受け、線幅情報から時分割クロックを用いて現画素の前記分割数と同じＮビットデータの初期値と（Ｎ−１）個のデータビットの論理和をとり、注目画素を細分化した画像データを生成する。 - 特許庁

This invented incrementer/decrementer has a redundant overlap carry generation/propagated signal operator arranged equally to (incrementer/ decrementer width)/8 as to an incrementer/decrementer having an improved 'binary tree' structure and an at least 16-bit width of the largest internal block fan-out.例文帳に追加

本発明のインクリメンタ／デクリメンタは、改良された「バイナリ・ツリー」構造と、最大内部ブロック・ファンアウトが、少なくとも１６ビットの幅を備えるインクリメンタ／デクリメンタに関して、（インクリメンタ／デクリメンタ幅）／８に等しくなるように、冗長オーバラップ桁上げ生成／伝搬信号オペレータが配置されている。 - 特許庁

When the number of gradation level to be realized is set to 'sixteen' (four bits) and a pulse width modulation based on upper and lower two bits is conducted for the intervals P1 and P2, a two bit constitution is used for the circuit (a counter, a comparator or the like) to conduct the pulse width modulation.例文帳に追加

実現すべき階調数を「１６」（４ビット）とし、部分選択期間Ｐ１，Ｐ２について各々上位および下位の２ビットづつに基づくパルス幅変調を行ったとすると、パルス幅変調を行うための回路（カウンタ、比較器等）として２ビット構成のものを用いることができる。 - 特許庁

The abnormal waveform detection circuit measures an inter-edge width after the start bit based on the edge detection signal and the internal clock signal, and generates an abnormal waveform detection signal if an error between the inter-edge width and the expected value indicated by the expected value signal exceeds a predetermined allowable error range.例文帳に追加

異常波形検出回路は、エッジ検出信号及び内部クロック信号に基づいてスタートビット以降のエッジ間の幅を計測し、エッジ間幅と期待値信号で示される期待値との間の誤差が所定の許容誤差範囲を超える場合に異常波形検出信号を生成する。 - 特許庁

A wireless transmitter includes: a rectangular wave signal generating section 2 for generating and outputting a rectangular wave signal S2 in accordance with 1 bit of a data signal D; a pulse width control section 3 for controlling the pulse width of the rectangular wave signal S2 for each rectangular wave signal S2; and a transmission antenna 4 driven by the rectangular wave signal S2.例文帳に追加

データ信号Ｄの１ビットに対応して矩形波信号Ｓ２を生成し出力する矩形波信号生成部２と、矩形波信号Ｓ２のパルス幅を矩形波信号Ｓ２ごとに制御するパルス幅制御部３と、矩形波信号Ｓ２により駆動される送信アンテナ４とを備える。 - 特許庁

This dynamic reconfiguration device has: a processer element having a bit slice structure to set wiring connection in a configuration circuit by bit, and reconfiguring the processor processing a signal with the designated arbitrary bit width; an external bus connecting input/output signals between the processer elements outside the processer element; and a crossbar switch dynamically changing connection between an intersection of the external bus and an input/output signal line of the processer element.例文帳に追加

構成回路をビット単位で配線接続を設定できるビットスライス構造を有し、指定された任意のビット幅で信号処理するプロセッサを再構成するプロセッサエレメントと、プロセッサエレメントの外部でプロセッサエレメント間の入出力信号を接続する外部バスと、プロセッサエレメントの入出力信号線と外部バスの交差点の接続を動的に変更するクロスバースイッチとを備えた。 - 特許庁

Bit width limited outputs from coherent receiving sections 101 and 121 are added by means of an adder 117 and stored in a frame buffer 118 before being delivered to a soft decision input error correcting section 120.例文帳に追加

各コヒーレント受信部１０１、１２１からのビット幅制限された出力を加算器１１７で加算し、フレームバッファ１１８に蓄積した後、軟判定入力誤り訂正部１２０に送る。 - 特許庁

To increase the resolution of a digital-to-analog converter in a servo regulating circuit of a recording and/or reproducing apparatus for optical recording media at low cost without changing a bit width of the digital-to-analog converter.例文帳に追加

デジタル−アナログ変換器のビット幅を変更することなく、少ない費用で、光学記録媒体用の記録及び／又は再生装置のサーボ制御回路のデジタル−アナログ変換器の分解能を増大させる。 - 特許庁

A DMA controller 305 divides the bit map data so as to coincide the line switching position with a boundary of rectangular image data based on information of the line switching position and information of a width of the image data.例文帳に追加

ＤＭＡコントローラ３０５は、ライン切り替え位置の情報と画像データの幅の情報に基づいて、ライン切り替え位置と矩形画像データの境界が一致するようにビットマップデータを分割する。 - 特許庁

To provide an arithmetic device capable of arithmetic operation with high accuracy by suppressing the increase of occupation area to a chip, even in an operation in which the result in the middle of the operation exceeds the bit width of a general register.例文帳に追加

演算途中の結果が汎用レジスタのビット幅を超えるような演算においても、チップに対する占有面積の増加を抑えて、高精度の演算が可能な演算装置を提供する。 - 特許庁

To provide a laser aligner for lithography that makes possible a lithography exposure of sub-micron units such as a pattern line width of 0.3 μm corresponding to a 64-bit DRAM having high integration density.例文帳に追加

高集積密度の高い６４ビットＤＲＡＭに対応するパターン線巾０．３μｍというサブミクロン単位の描画露光が可能となるリソグラフィ用レーザ露光装置を提供する事を目的とする。 - 特許庁

By setting N1 and N2 at values close to each other values, the bit width of the counter 12 can be made small and a duty ratio of the clock signal CLKOUT 2 can be close to a value of 50%.例文帳に追加

Ｎ１とＮ２とを近い値に設定することにより２進ダウンカウンタ１２のビット幅を小さくすることができるとともに、クロック信号ＣＬＫＯＵＴ２のデューティ比を５０％に近づけることができる。 - 特許庁

When the number of times of a transition of a state is equal to or less than 2^m and a value of the branch metric of each branch is expressed by n bits, a bit width of the calculator 5 and the pass metric holding register 7 is equal to or more than m+n.例文帳に追加

ステートの遷移の回数が２のｍ乗以下であり、各ブランチのブランチメトリックの値をｎビットで表現した場合に、演算部５とパスメトリック保持レジスタ７のビット幅はｍ＋ｎ以上である。 - 特許庁

The bit image data divided to the specific line width while read out by a correcting module which performs the image data correcting processing determined at S120 are corrected by, for example, an enlarging/reducing processing and a sharpness processing (S140).例文帳に追加

また、上述したフォトレタッチのアプリケーションのＡＰＩによる自作の修整モジュールも適用でき、より柔軟な画像データ修整処理の環境をユーザに提供することが可能になる。 - 特許庁

A data expansion section 31 expands the parallel data to a bit width corresponding to a high data rate to generate first and second expanded parallel data of two systems in which fraction bits are inserted at different positions.例文帳に追加

データ伸張部３１は，このパラレルデータを高速データレートに対応するビット幅にデータ伸張し，異なる位置に端数ビットを挿入した２系統の第１および第２の伸張パラレルデータを生成する。 - 特許庁

To provide a coating type magnetic recording medium having good electromagnetic transducing characteristics as a magnetic recording medium for a digital recording and reproducing system having a small bit area, that is, a short recoding wavelength and a narrow track width.例文帳に追加

ビット面積の小さい、即ち、短記録波長、狭トラック幅のデジタル記録再生システム用磁気記録媒体であって、電磁変換特性が良好な塗布型の磁気記録媒体を提供すること。 - 特許庁

To enable a display of multimedia of a high quality in a viewer's terminal equipment by dynamically regulating a transmitting bit rate of the multimedia to be transmitted in response to a band width of a network environment.例文帳に追加

ネットワーク環境の帯域幅に応じて、送信するマルチメディアデータの送信ビットレートを動的に調整し、視聴者端末上で高品質のマルチメディアデータの表示を行わせることを可能とする。 - 特許庁

An inverse VLC circuit 31 applies inverse variable length coding processing to a bit stream and provides an output of the processing to an inverse quantization circuit 32 and decodes data denoting a motion vector and information such as quantization width and coding.例文帳に追加

逆ＶＬＣ回路３１は、ビットストリームを逆可変長符号化処理して逆量子化回路３２に出力するとともに、動きベクトル、量子化幅、符号化の情報等のデータを解読する。 - 特許庁

The D/A converter selects an output of a resistance string 10 with a high-order m-bit signal of an input digital signal and performs conversion into a pair of analog signals VH and VL having a width of low-order n bits.例文帳に追加

入力デジタル信号の上位ｍビットの信号により、抵抗ストリング１０からの出力を選択して下位ｎビットの分の幅を持つ一対のアナログ信号ＶＨ、ＶＬに変換する。 - 特許庁

When extracting data to the width of four bits at a maximum, bit streams D1-DN of input data are made into data of four bits from LSB, four bits from LSB+1... and successively stored in addresses A1, A2....例文帳に追加

最大４ビット幅までのデータをとり出すときには、入力データのビット列Ｄ１〜ＤＮを、ＬＳＢから４ビット、ＬＳＢ＋１から４ビット、…のデータとして順次アドレスＡ１、Ａ２…へ格納する。 - 特許庁

A binary arithmetic renormalization means performs binary arithmetic encoding of the next bit, while a ternary data sequence is converted into a binary data sequence, to output encoded bits through a binary converter 32 and an f-value waiting processor 33 to output an updated encoding section width and an updated minor probability section width at a timing, when a ternary data sequence for the target bit is output.例文帳に追加

対象ビットに対する３値データ列を出力するタイミングで、更新後の符号化区間幅と更新後の劣勢確率の区間幅とを出力するため、２値変換部３２とｆ値滞留処理部３３とにより３値データ列を２値データ列に変換して符号化ビットを出力する間に、２値算術再正規化手段により次のビットに対する２値算術符号化の処理が可能となる。 - 特許庁

A representative vector RV defined for a plurality of anchor blocks B_A in common is input to calculate differential information DI of a motion vector MV of the anchor blocks B_A from the representative vector RV; the differential information DI is expressed with a bit width smaller than the bit width of the motion vector MV; and time direct vector information TDVI is calculated from the differential information DI and the representative vector RV.例文帳に追加

複数のアンカーブロックＢ_Ａに対して共通に定められている代表ベクトルＲＶを入力して、その代表ベクトルＲＶに対するアンカーブロックＢ_Ａの動きベクトルＭＶの差分情報ＤＩを算出し、その差分情報ＤＩを動きベクトルＭＶのビット幅より小さいビット幅で表現し、その差分情報ＤＩと代表ベクトルＲＶから時間ダイレクトベクトル情報ＴＤＶＩを算出する。 - 特許庁

In latter n-bit edge trigger flip-flop circuit, it synchronizes with a single phase sampling clock signal E with different phase in the period T of DI from the sampling clock signal A, and is input in a measurement terminal 30 of the general-purpose tester by same timing as the output signal of 4n-bit width.例文帳に追加

出力信号ＤＯ０’〜ＤＯ３’は、さらに、後段のｎビットエッジトリガフリップフロップ回路において、サンプリングクロック信号ＡとはＤＩの周期Ｔ内で位相の異なる単相のサンプリングクロック信号Ｅに同期し、ビット幅４ｎビットの出力信号として、同一タイミングで汎用テスタ３の測定用端子３０に入力される。 - 特許庁

An unequal interval time division optical multiplexing signal generating section 11 generates unequal interval time division optical multiplexing signals with a pulse width of τ_send at a bit rate of Nf_0 and a time division optical demultiplexer section 12 demultiplexes the unequal interval time division optical multiplexing signal into N channel time division optical demultiplexing signals at a bit rate of f_0.例文帳に追加

不等間隔光時分割多重信号発生部１１から、ビットレートＮｆ_０、パルス幅τ_ｓｅｎｄの不等間隔光時分割多重信号を発生させ、この不等間隔光時分割多重信号を、光時分割分離部１２によりＮチャネルのビットレートｆ_０の光時分割分離信号に分離する。 - 特許庁

When the temperature of the LD1 is in the vicinity of the target temperature, a CPU 6A sets a resolution in pulse width of a PWM control to a predetermined bit or more to calculate an accurate digital control signal for only lower-bit of the D/A converter 9, inputting the result to the D/A converter 9.例文帳に追加

ＬＤ１の温度が目標温度近辺にある場合は、ＣＰＵ６ＡでＰＷＭ制御のパルス幅の分解能を所要ビット以上に設定して、Ｄ／Ａ変換器９の下位ビットのみに対してＰＷＭ制御された高精度のデジタル制御信号を演算し、Ｄ／Ａ変換器９に入力する。 - 特許庁

Furthermore, an output controller 1001 uses a computing element 102 to decode the compressed stream data S1002 and gives a PCM output with 24-bit width stored in the storage device 101 to the storage device 101 as system data S101.例文帳に追加

また出力コントローラ１００１は圧縮ストリームデータＳ１００２を演算装置１０２で復号して記憶装置１０１に格納した２４ビット幅のＰＣＭ出力をシステムデータＳ１０１として入力する。 - 特許庁

To provide a method for high-level synthesis that can select a memory of an optimum bit width depending upon an operation described in an operation level circuit and optimize the number of cycles of memory accesses, and to provide a device therefor.例文帳に追加

動作レベル回路に記述されている動作に依存した最適なビット幅のメモリを選択でき、且つ、メモリアクセスのサイクル数を最適なものとし得る高位合成方法及び高位合成装置を提供することにある。 - 特許庁

To provide an image display apparatus of multi-gradation using a PWM (pulse width modulation) driving system capable of improving the degree of integration and current consumption characteristics by preventing an increase in PWM signals due to an increase in the bit number of data.例文帳に追加

データのビット数の増加によるＰＷＭ信号の増加を防止して、集積度及び電流消費特性を向上させ得るＰＷＭ駆動方式を利用した多階調の画像表示装置を提供する。 - 特許庁

To use a plurality of low-cost and low-speed synchronous memories without expanding bit width to realize transfer efficiency equivalent to a costly and high-speed synchronous memory without speeding up the synchronous memory.例文帳に追加

ビット幅を拡張することなく安価でスピードの遅い同期式メモリを複数使用し、しかも同期式メモリのスピードをあげることなく、高価でスピードの速い同期式メモリと同等の転送効率を実現すること。 - 特許庁

To provide a packet multiplexer capable of inserting an appropriate inter-packet gap between packets even if the transmission speed of a communication line is accelerated, and packets having a wider data width are multiplexed due to multiple bit expansion.例文帳に追加

回線速度が高速化され、多ビット展開によってより大きなデータ幅のパケットを多重化する場合であっても、パケット間に適切なインターパケットギャップを挿入することができるパケット多重化装置を提供する。 - 特許庁

Upon receiving serial data, the serial data received are converted into parallel data having a shorter bit width than a data boundary, and a data section position is detected, with respect to the converted parallel data.例文帳に追加

上記の課題を解決するために、本発明では、シリアルデータ受信時に、受信したシリアルデータをデータ境界より短いビット幅のパラレルデータに変換し、変換したパラレルデータに対してデータ区切り位置を検出する。 - 特許庁

To provide an optical recording medium which is less fluctuated in bit size and suppresses the fluctuation in recording characteristics, such as jitter and error rate, even against fluctuation in laser power and fluctuation in pulse width and can acquire a sufficient recording margin.例文帳に追加

レーザーパワーの変動やパルス幅変動に対してもピットサイズの変動が少なく、ジッターやエラー率等の記録特性の揺らぎを抑え、記録マージンを十分に獲得できる光記録媒体を提供する。 - 特許庁

The thickness of the silicon oxide film 21 is set smaller than half the width of the wiring groove 23, and a metal film that serves as material of the bit line BL is buried in a very fine gap located inside the groove 23.例文帳に追加

酸化シリコン膜２１は、配線溝２３の幅の２分の１よりも薄い膜厚となるように堆積し、その内側の微細な隙間にビット線ＢＬの材料となるメタル膜が埋め込まれるようにする。 - 特許庁

To provide an ink ribbon capable of broadening a selective width of a medium to be transferred, enhancing gradability and forming an image of good quality without missing a bit and a thermal transfer recorder.例文帳に追加

この発明は、被転写媒体の選択の幅を広げることができ、階調性を高めることができ、ビット抜けのない良質な画像を形成できるインクリボン、および熱転写記録装置を提供することを課題とする。 - 特許庁

To provide an arithmetic processing circuit capable of processing input data consisting of plural component data in parallel by using a computing element for w-bit width without using a specific arithmetic circuit capable of computing each component data.例文帳に追加

成分データ毎の演算が可能な特別な演算回路を用いることなく、複数の成分データからなる入力データをＷビット幅の演算器を用いて並列的に処理できる演算処理回路を提供する。 - 特許庁