「memory- access」に関連した英語例文の一覧と使い方(89ページ目) - Weblio英語例文検索

The large capacity multi-port cache memory having random access band width, to which parallel access from plural ports are enabled and suitable for use for the most advanced microprocessor with low probability of the erroneous cache is easily provided since the multi-port cache memory is formed by using one port cell block suitable for capacity increase as the component.例文帳に追加

本発明のマルチポートキャッシュメモリは、大容量化に適した１ポートセルブロックを構成要素として形成されるため、高いランダムアクセスバンド幅を有し、複数のポートからの並列アクセスが可能で、かつ、キャッシュミスの確率が小さい最先端のマイクロプロセッサへの使用に適した大容量のマルチポートキャッシュメモリを容易に提供することが可能になる。 - 特許庁

The storage device 1 has: a memory 15 that can hold the data in the storage area, by additional writing of new data to the storage area holding data already; an input-output unit 11 where write data is input into in a writing access; and a control unit 28 for writing the write data in the memory 15 on the basis of writing access.例文帳に追加

記憶装置１は、既にデータを保持する記憶領域に対して新たなデータを追加書込みすることにより当該記憶領域においてこれらのデータを保持可能なメモリ１５と、書込みアクセスにおいて書込みデータが入力される入出力部１１と、書込みアクセスに基づいてメモリ１５に書込みデータを書込む制御部２８とを有する。 - 特許庁

In this radio access system provided with a plurality of terminal stations 11 to 13 and 21 to 23 which share a radio access line 25, a base station 1 and a radio terminal station 2 are provided with a high priority terminal set memory 32, and the terminal station set in the memory 32 can preferentially start transmission without contending for a channel in the case of performing transmission.例文帳に追加

無線アクセス回線２５を共用する複数の端末局１１〜１３、２１〜２３を備えた無線アクセスシステムにおいて、基地局１と無線端末局２に高優先端末設定メモリ３２を設け、このメモリ３２に設定された端末局については、送信時にチャネルの奪い合いをすることなく、優先的に送信が開始できるようにしたもの。 - 特許庁

An LCD driver IC chip 10 (a liquid crystal display driving device) comprises an internal semiconductor element circuit configured so that a data input circuit 11 RAM(Random Access Memory) 12 as a storage part, a logic circuit 13 as a data processing part, an output circuit 14 for outputting a signal including a latch circuit, etc., are correlated with each other.例文帳に追加

ＬＣＤドライバ（液晶表示駆動装置）ＩＣチップ１０は、データが入力される入力回路１１、記憶部としてのＲＡＭ（Random Access Memory）１２、データ処理部としてのロジック回路１３、及びラッチ回路を含み信号出力をする出力回路１４等が相関するように構成された内部の半導体素子回路を有している。 - 特許庁

The memory device provided with SDRAM is a memory device controlling SDRAM performing burst access based on burst length, a cycle number counter setting the number of times of burst access based on the burst length at the time of initialization at which the burst length is set is provided, burst cycles in a read/write cycle are performed by the number of times set in the cycle number counter.例文帳に追加

ＳＤＲＡＭを備えたメモリ装置は、バースト長に基づくバーストアクセスを行うＳＤＲＡＭを制御するメモリ装置であって、前記バースト長を設定する初期化時に、バースト長に基づくバーストアクセスの回数を設定するサイクル数カウンタを設け、リード／ライトサイクルにおけるバーストサイクルを該サイクル数カウンタに設定された回数だけ行うようにしたことである。 - 特許庁

According to an embodiment of the invention, the memory system include switch controller logic for controlling operation of both the first switching logic and the second switching logic to prevent simultaneous or overlapping access to the same memory bank by the plurality of link controllers and prevent simultaneous or overlapping access to the plurality of banks by the same link controller.例文帳に追加

本発明の一部の実施形態によれば、複数のリンク制御部による同じメモリバンクへの同時の、または重複するアクセスを防ぎ、同じリンク制御部による複数のバンクへの同時の、または重複するアクセスを防ぐために、第1のスイッチングロジックおよび第2のスイッチングロジックの両方の動作を制御するためのスイッチ制御部ロジックがある。 - 特許庁

In a processor 101 on the side assuring a store sequence, when store access 127 started after a store sequence assurance request 133 is reflected in a shared memory 120, a sequence assurance flag 136 is set, and when store access 125 before the request 133 is reflected in the memory 120 or in the cache 124 of another processor 102, it is reset.例文帳に追加

ストア順序を保証する側のプロセッサ１０１において、ストア順序保証リクエスト１３３以降に開始したストアアクセス１２７が共有メモリ１２０に反映されると順序保証フラグ１３６がセットされ、該リクエスト１３３以前のストアアクセス１２５が共有メモリ１２０および他プロセッサ１０２のキャッシュ１２４に反映されるとリセットされる。 - 特許庁

The memory card reader and writer is provided with a power source circuit 53 for supplying power for card access, an LED 82 for expressing by flickering that card access is presently performed, and a microcomputer 5 making the LED 82 start flickering in advance of accessing the memory card and stop flickering of the LED 82 after the power voltage falls.例文帳に追加

本発明に係るメモリカードリード／ライト装置は、カードアクセスのための電源を供給する電源回路53と、カードアクセス中であることを点滅によって表わすＬＥＤ82と、メモリカードに対するアクセスに先立ってＬＥＤ82の点滅を開始させ、前記電源電圧が立ち下がった後にＬＥＤ82の点滅を停止させるマイクロコンピュータ５とを具えている。 - 特許庁

A home network system is realized where a home gateway manages an amount of use memory for application and access authority to equipments in house, a plurality of service providers do not obstruct service each other by the upper limit setting of memory quantity at the time when application starts and access authentication from application to the equipments in house, and communication between an unexpected application with an unexpected equipment in house is prevented.例文帳に追加

ホームゲートウェイでアプリケーションに対する使用メモリ量と宅内機器へのアクセス権限を管理し、アプリケーション起動時のメモリ量上限設定と、アプリケーションから宅内機器へのアクセス認証により複数サービス事業者が互いのサービスを阻害せず、予期せぬアプリケーションが予期せぬ宅内機器と通信を行うことを防ぐホームネットワークシステムを実現した。 - 特許庁

Page ranges 6 are set to such size that the multiplication value of the power consumption per precharge in a power consumption model of the memory and an average frequency in precharge may be minimum, and work ranges 8 are set to such size that the multiplication value of the power consumption per word access in the power consumption model of the memory and an average frequency in access may be minimum.例文帳に追加

ページ範囲６は、メモリの消費電力モデルにおけるプリチャージ１回当たりの消費電力と平均プリチャージ回数との乗算値が最小となるサイズに設定され、ワード範囲８もメモリの消費電力モデルにおけるワードアクセス１回当たりの消費電力と平均アクセス回数との乗算値が最小となるサイズに設定される。 - 特許庁

To improve the performance of a processor system by preventing the data throughput of a cache memory consisting of multiple banks from being degraded by a bank competition due to simultaneous issue of requests to the same bank of the cache memory in a processor which has a capability to process a lot of access requests to the cache memory.例文帳に追加

マルチバンクで構成されるキャッシュメモリへの複数のアクセス要求を処理する能力をもつプロセッサにおいて、キャッシュメモリの同一バンクへの要求を同時に発行することにより生じるバンク競合によってキャッシュメモリのデータ・スループットが低下することを防いで、プロセッサシステムの性能を改善する。 - 特許庁

The bus controller 20 has an address comparing part 21 for comparing the memory access address with the address for replacement control from the trace memory, and a replacement processing part 24 for replacing the instruction code or data read from the external memory with another instruction code or data when a comparison result by the address comparing part satisfies a prescribed condition.例文帳に追加

バスコントローラ２０は、メモリアクセスアドレスとトレースメモリからの置換制御用アドレスとを比較するアドレス比較部２１と、外部メモリから読み出された命令コードまたはデータについて、アドレス比較部による比較結果が所定の条件を満たす場合は、別の命令コードまたはデータに置き換える置換処理部２４を有する。 - 特許庁

A data processing system 10 comprises the microprocessor 11 for executing burst transfer in mixed different operation modes, a synchronous burst memory 13 having a mode register 14 for a setting of the operation mode of the burst transfer, and the memory controller 12 for arbitrating access between the synchronous burst memory 13 and the microprocessor 11.例文帳に追加

データ処理システム１０は、異なる動作モードを混在させたバースト転送を実行するマイクロプロセッサ１１と、バースト転送の動作モードが設定されるモードレジスタ１４を有する同期式バーストメモリ１３と、同期式バーストメモリ１３とマイクロプロセッサ１１との間でアクセスを調停するメモリコントローラ１２とを備えたものである。 - 特許庁

The CPU3A of the A system 1A controls DMA (Direct Memory Access) engines 10A and 10B, and inputs the test data stored in a self-system main memory 4A through a data line path 15A to the other system test comparator 13B, and inputs the test data stored in the other system main memory 4B to the other system test comparator 13B.例文帳に追加

Ａ系システム１ＡのＣＰＵ３Ａは、ＤＭＡエンジン１０Ａ，１０Ｂを制御して、データリンクパス１５Ａを経由して自系のメインメモリ４Ａに記憶されているテストデータを他系のテストコンパレータ１３Ｂに入力し、他系のメインメモリ４Ｂに記憶されているテストデータを他系のテストコンパレータ１３Ｂに入力する。 - 特許庁

An information processing system includes a plurality of memories M_0-M_n-1 which can store data, a data processing device 10 for issuing an access request to the plurality of memories, and a memory control device 20 for controlling data transfer between the plurality of memories and the data processing device 10 as grouping the plurality of memories into a first memory group and a second memory group.例文帳に追加

データを記憶可能な複数のメモリＭ_０〜Ｍ_ｎ−１と、複数のメモリに対するアクセス要求を発行するデータ処理装置１０と、複数のメモリを第１メモリ群と第２メモリ群とにグループ化し、複数のメモリとデータ処理装置１０との間のデータ転送を制御するメモリ制御装置２０と、を備える。 - 特許庁

The memory control means shifts to a power saving mode when there is no access from the main processor nor the communication processor, and shifts to an activated mode when a process that uses the communication interface of the communication processor is not executed only with the internal memory, allowing the communication processor to use the external memory.例文帳に追加

ここで、メモリ制御手段は、メインプロセッサと通信プロセッサとのいずれからもアクセスがない場合は省電力状態をとり、通信プロセッサの通信インタフェースを用いる処理が内部メモリの使用だけでは実行できない場合に、起動状態となり、通信プロセッサによる外部メモリの使用を可能にする。 - 特許庁

Only at the time of executing the starting program (system boot), the multivalue NAND flash memory 3 is used in the same manner as a binary NAND flash memory, whereby a small-scale 1-bit error correction circuit 4 used in binary NAND flash memory access can be used as the error correction circuit, and the circuit scale can be reduced.例文帳に追加

起動プログラム実行時（システム起動時）のみ、多値ＮＡＮＤフラッシュメモリ３を２値ＮＡＮＤフラッシュメモリと同等の使い方にすることで、エラー訂正回路として２値ＮＡＮＤフラッシュメモリアクセス時に用いる小規模な１ビットエラー訂正回路４を使用することが可能となり、回路規模を削減することが可能になる。 - 特許庁

In a computer system (10) including a central processing unit (21), a cache memory (22) and a main storage device (30), the cache memory includes a control circuit (CTL) for making the prescribed way of the cache memory store data to be read from the main storage device according to access to an address in a prescribed address section by the central processing unit.例文帳に追加

中央処理装置（２１）、キャッシュメモリ（２２）および主記憶装置（３０）を含むコンピュータシステム（１０）において、キャッシュメモリは、中央処理装置による所定のアドレス区間内のアドレスへのアクセスに伴って主記憶装置から読み出されるデータをキャッシュメモリの所定のウェイに格納させる制御回路（ＣＴＬ）を備える。 - 特許庁

To speed up processing by allowing high-speed access to a processing module such that intermediate data of the processing are stored in an external memory, or an address area used such that the address area is temporarily read to a memory from a storage device such as an HDD, that the processing is performed, and that memory contents are discarded when the processing is completed.例文帳に追加

処理の中間データを外部メモリに格納するような処理モジュール、或いは、一時的にＨＤＤのような記憶装置からメモリに読み出され、処理を行い、処理終了時にメモリ内容を破棄できるような使い方をするアドレスエリアに対する高速アクセスを可能とすることで、処理の高速化を図る。 - 特許庁

A magnetic random access memory is provided with memory cells MC11∼MCnm having a TMR (tunneling magnetoresistive) element 10 and a selection element Tr, and a read-out circuit 50 reading out storage information from the TMR element by applying read-out voltage to a selected memory cell and making to flow in the TMR element through the selection element.例文帳に追加

磁気ランダムアクセスメモリは、ＴＭＲ素子１０と選択素子Ｔｒとを有するメモリセルＭＣ１１〜ＭＣｎｍと、選択したメモリセルに読み出し電圧を印加し、選択素子を介してＴＭＲ素子に電流を流すことにより、ＴＭＲ素子から記憶情報を読み出す読み出し回路５０とを備えている。 - 特許庁

A data file in a storage device is successively accessed from the top to designated data, and the association of the ID of record groups for the predetermined number of records and a leading address in the storage device is registered in an index memory, and the record group to which the designated data are belonging is transferred to a work memory, and data access to the work memory is performed.例文帳に追加

記憶装置内のデータファイルに対し，指定データに至るまで先頭から順次アクセスしつつ，所定レコード数分のレコード群のＩＤと記憶装置における先頭アドレスとの対応を索引メモリに登録し，指定データが属するレコード群をワークメモリに転送後，ワークメモリでデータアクセスする。 - 特許庁

Next, a main control part reads in the address converted from the address indicating the controller 93 to the address of the I/O memory 20 by the address conversion part 5 and controls the access to the address of the read-in I/O memory 20, thereby implementing the emulation of a controller which accesses the I/O memory 20 instead of the controller 93.例文帳に追加

次に、メイン制御部は、アドレス変換部５により制御装置９３を示すアドレスからＩ／Ｏメモリ２０のアドレスへ変換されたアドレスを読み込み、読み込んだＩ／Ｏメモリ２０のアドレスへのアクセスを制御するすることにより、制御装置９３の代わりに、Ｉ／Ｏメモリ２０へアクセスする制御装置のエミュレーションを実現する。 - 特許庁

The method and the device are provided, in the multi-processor system including the plurality of processors operatively connected to a main memory 106, and correlated respectively with a local memory; and at least one main processor 102E capable of controlling access to data in the main memory 106 and data in the processors.例文帳に追加

メインメモリ１０６に動作可能に接続されるとともに、それぞれがローカルメモリに関連付けられた複数のプロセッサと、プロセッサによる、メインメモリ１０６内のデータおよびプロセッサ内のデータに対するアクセスを制御可能な少なくとも一つのメインプロセッサ１０２Ｅと、を含むマルチプロセッサシステムにおける方法および装置を提供する。 - 特許庁

In the traffic monitoring device for carrying out analysis/ tabulation processing by storing a plurality of traffic statistic data on the POS or LAN interface in a memory block 2, a CPU executes access through a controller 3 to the memory block and between the controller and the memory block, the traffic monitoring device has a periodical write/read cycle.例文帳に追加

POS又はLANインタフェースにおけるトラフィックの複数の統計データをメモリブロック２に蓄積して解析・集計処理を実行するトラフィックモニタ装置において、前記メモリブロックに対して、CPUはコントローラ３を介してアクセスを実行する構成とし、前記コントローラとメモリブロック間では、定期的なライト／リードサイクルを有するトラフィックモニタ装置。 - 特許庁

When the address of a pixel under consideration is designated, the memory controller 7 automatically generates an address corresponding to the filter processing based on the registered pattern to the image memory 3, and burst transfers picture data to be used for the filter processing read form the image memory 3 according to its access based on the registered pattern to a system bus 5.例文帳に追加

注目画素のアドレスが指定されると、メモリコントローラ７は、画像メモリ３に対して、登録パターンに基づいて、フィルタ処理に応じたアドレスを自動的に発生し、一方で、システムバス５に対して、登録パターンに基づくアクセスにより画像メモリ３から読み出したフィルタ処理に使用する画像データをバースト転送する。 - 特許庁

In the information processing system having a plurality of attachable/detachable memory modules 12A, a buffer 6 is provided in a signal line having a means to set timing of memory access and to influence setting of the timing among signal lines being commonly used among a plurality of memory modules 12A.例文帳に追加

本発明の情報処理システムは、装着・取り外しが可能な複数のメモリモジュール１２Ａを備えた情報処理システムにおいて、メモリアクセスのタイミングを設定する手段を持ち、複数のメモリモジュール１２Ａ間で共通に使用している信号線のなかでタイミングの設定に影響を与える信号線にバッファ６を設けることとした。 - 特許庁

This plate is provided with a memory 14 for storing each kind of information, a communication part 12 capable of performing communication with an external device 20, and a control part 13 for controlling reading/writing of information in the memory 14 based on an access request signal to the memory 14 received from the external device 20 by the communication part 12.例文帳に追加

各種情報が格納されたメモリ１４と、外部装置２０との間で通信可能な通信部１２と、通信部１２が外部装置２０から受信したメモリ１４に対するアクセス要求信号に基づき、メモリ１４における情報の読み出し・書き込みを制御する制御部１３とを設ける。 - 特許庁

The semiconductor storage device includes a flash memory, a clock synchronization type DRAM, a control circuit which is bound to the flash memory and clock synchronization type DRAM, and controls access to the clock synchronization type DRAM and flash memory, and a plurality of input/output terminals bound to the control circuit.例文帳に追加

半導体記憶装置は、フラッシュメモリと、クロック同期型ＤＲＡＭと、前記フラッシュメモリ及び前記クロック同期型ＤＲＡＭに結合され、前記クロック同期型ＤＲＡＭ及び前記フラッシュメモリに対するアクセスを制御するための制御回路と、前記制御回路に結合された複数の入出力端子とを含む。 - 特許庁

To perform a read or a write of a plurality of bytes by one time access even in a memory array constitution in which two bits are accumulated in one memory cell, and to make this memory array usable for every system while increasing the read speed by using a sense amplifier not precharged which is the read system with furthermore high speed.例文帳に追加

１メモリセルに２ビットを蓄積するメモリアレイ構成においても、１回のアクセスで複数バイトを読出し又は書込みすることができ、また、さらなる高速読出し方式であるプリチャージしないセンスアンプを使用することで、読出しの高速化とともに、あらゆるシステム用途にこのメモリアレイを使用可能とする。 - 特許庁

An image forming apparatus includes a detachable consumable component with the memory section for memorizing information, a counting section that count the number of accesses to the memory section, and a measuring section that measures the amount of the used consumable component, and controls the count of accesses to the memory section in accordance with the number of access and the amount of used consumable component.例文帳に追加

情報を記憶する記憶部を備えた消耗部品が着脱可能であって、記憶部へのアクセス回数を計数する計数部と、消耗部品の使用量を計測する計測部と、アクセス回数と消耗部品の使用量とに応じて、記憶部へのアクセス頻度を制御することを特徴とする画像形成装置。 - 特許庁

A desired number of circuit extending units (UNIT 1) each of which is composed of a data access circuit (11), four memory cell sub-arrays (10) and a power supply circuit (12) arranged in the direction of bit lines are disposed in the direction of word lines for creating the layout of the semiconductor memory circuit (1).例文帳に追加

データアクセス回路部（１１）と４個のメモリセルサブアレイ（１０）と電源回路部（１２）とがビット線方向に並べて配置された回路拡張単位（ＵＮＩＴ１）を、ワード線方向に所望数配置して、半導体記憶回路（１）をレイアウトする。 - 特許庁

To provide a semiconductor memory device, capable of shortening the access time by disposing interconnections which pass over a memory cell array so as to make the interconnections that connect among a read-enable signal input pad and data I/O pads that are equal in length, to each other.例文帳に追加

リードイネーブル信号入力用パッドと複数のデータＩ／Ｏパッドとの間を接続する配線の長さが均等になるようにメモリセルアレイ上を通過させる配線を配置して、アクセスタイムを高速化する半導体記憶装置を提供する。 - 特許庁

To reduce the number of times of access to a memory, even when plural system data are inputted from DMA equipment while switched many times, when the data bus width of a memory is integral(two or more) times of the bus width of DMA equipment being a data outputting means.例文帳に追加

メモリのデータバス幅がデータ出力手段であるＤＭＡ機器のバス幅の整数（２以上）倍である場合に、ＤＭＡ機器から複数系列のデータが何度も切り替わりながら入力されてもメモリへのアクセス回数を少なくする。 - 特許庁

Since the image data are transferred to the work memory 8 after the total amount of the data is reduced by the image data compression means, the time occupied by the work memory 8 for access therefor is reduced whereby the operating rate of a CPU 9 of the image processing part 5 can be increased.例文帳に追加

画像データ圧縮手段でデータ総量を低減してからワークメモリ８に転送するので、そのためのアクセスにワークメモリ８が占有される時間が少なく、よって画像処理部５のＣＰＵ９の稼働率を上げることができる。 - 特許庁

After booting, host information is given to the host and when the effect is confirmed, in order to give information on the start of processing to the processor, an interruption signal is generated and released by the access operation of a message performed by way of the special memory area of a dual port memory.例文帳に追加

ブート後はブート情報をホストへ通知し、その旨を確認したならば処理装置へ処理開始の情報を通知するため、デュアルポートメモリの特別なメモリエリアを介して行うメッセージのアクセス動作による割込信号の発生と解除で行う。 - 特許庁

This device has a display screen, single frame memory 4 for housing display data to the display screen, and an access means for accessing the display data to be displayed on each individual section determined on the display screen from the frame memory 4.例文帳に追加

表示画面と、前記表示画面への表示デ−タを格納する一つのフレームメモリと、前記表示画面において決められた個々の区画それぞれに表示させるべき表示データを前記フレ−ムメモリよりアクセスするアクセス手段とを有する。 - 特許庁

Data processing apparatuses (1, 4) execute replacement of high order side bits of pixel data so that change of the high order side bits between the respective pieces of data in input image data becomes less when data is written in a memory (2) in response to memory access.例文帳に追加

データ処理装置（１、４）は、メモリアクセスに応答してメモリ（２）にデータを書き込むとき、入力された画像データ内の各画素データ間における上位側ビットの変化が少なくなるように画素データの上位側ビットの置き換えを実行する。 - 特許庁

The storage device includes: a memory 13 for temporarily storing data; a magnetic recording medium 16; an external interface 11 for acquiring a command to instruct access to the magnetic recording medium 16 and the memory 13 from the outside; and a processor 19 for executing the command.例文帳に追加

ストレージ装置は、データを一時的に格納するメモリ１３と、磁気記録媒体１６と、外部からメモリ１３と磁気記録媒体１６へのアクセスを指示するコマンドを取得する外部インターフェイス１１と、コマンドを実行するプロセッサ１９とで構成される。 - 特許庁

To provide a memory controller which has simple and inexpensive constitution and can be flexibly adaptive to a difference in capacity of a mounted memory, securely performs limit writing even for access from a shadow area, and securely detects a fault such as a runaway of a program.例文帳に追加

簡単安価な構成により、実装メモリの容量の違いに柔軟に対処でき、シャドウ領域からのアクセスに対しても書き込み制限を確実に行なえ、プログラムの暴走などの不具合を確実に検出することができるようにする。 - 特許庁

At the end of atomic operation, a memory access control part 133 stops the writing of the processing result data in the main memory 3 on the basis of an atomicity guarantee signal outputted from a judgment circuit 139 in accordance with the interruption detection flag 134 or the like.例文帳に追加

メモリアクセス制御部１３３は、アトミックオペレーションが終了するときに、割り込み検出フラグ１３４等に応じて判定回路１３９から出力されるアトミック性保証信号に基づき、処理結果データのメインメモリ３への書き込みを停止する。 - 特許庁

To improve the accessing efficiency in switching a bank by moving the access to another bank in a clock cycle where the data is not exchanged in a bank, in a memory control device and a memory control method for controlling SDRAM composed of plural banks.例文帳に追加

複数のバンクからなるＳＤＲＡＭを制御するメモリ制御装置及び方法において、そのバンクでデータのやり取りがなされていないクロックサイクルに別のバンクにアクセスを移し、バンクを切り換えたときのアクセス効率を上げることができるようにする。 - 特許庁

When the ink cartridge 19 is loaded or in the like case, the ink-jet printer 1 accesses the top address of the cartridge EEPROM 17 and reads out the 'memory capacity', thereby setting (changing) an access method to the cartridge EEPROM 17 in accordance with the 'memory capacity'.例文帳に追加

インクジェットプリンタ１は、インクカートリッジ１９の装着時などに、カートリッジＥＥＰＲＯＭ１７のトップアドレスにアクセスして「記憶容量」を読出し、「記憶容量」に応じて、カートリッジＥＥＰＲＯＭ１７へのアクセス方法を設定する（違える）ようにする。 - 特許庁

Inside a USB memory 10 to which a power supply unit 11 is connected, for example, are provided with a controller 102, a dynamic random access memory (DRAM) 103 as a storage medium, a timer battery 104, a timer 105, and a remaining time display LED 106.例文帳に追加

例えば、電源装置１１が接続されたＵＳＢメモリ１０の内部に、コントローラ１０２と、記憶媒体としてのダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）１０３と、タイマ用電池１０４と、タイマ１０５と、残時間表示ＬＥＤ１０６などを備える。 - 特許庁

In this memory controller 100, an arbitration means selects plural transfer requests demanding access to a different memory device among plural data transfer requests from plural data transfer request units 101 in the same as the conventional practice and notifies a command generating means 105 of them.例文帳に追加

アービトレーション手段では、従来と同様、複数のデータ転送要求ユニットよりの複数のデータ転送要求の中から異なるメモリ装置に対するアクセスを要求している転送要求を複数選択して、コマンド生成手段に通知する。 - 特許庁

In a memory macro 11, the measurement of a chip enable access time of the memory macro is started when a test chip enable signal Stce/is inputted through a terminal (node) TN 1, and a test address signal Stadd is inputted through a terminal (node) TN 2.例文帳に追加

メモリマクロ１１では、端子（ノード）ＴＮ１を介してテストチップイネーブル信号Ｓｔｃｅ／が入力され、端子（ノード）ＴＮ２を介してテストアドレス信号Ｓｔａｄｄが入力されたとき、メモリマクロのチップイネーブルアクセスタイムの測定が開始される。 - 特許庁