「ビットごとの演算」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

C 言語と違って、Python における比較演算子は同じ優先順位をもっており、全ての算術演算子、シフト演算子、ビット単位演算子よりも低くなっています。例文帳に追加

Unlike C, all comparison operations in Python have the same priority,which is lower than that of any arithmetic, shifting or bitwiseoperation.  - Python

電流制御を必要としない、超高速動作が可能なビット毎の全光論理演算を実現する。例文帳に追加

To achieve all-optical logic operation per bit, which doesn't require current control and allows ultra-high-speed operation. - 特許庁

グラフィックス操作では操作元と操作対象のピクセルが与えられると、ピクセルの対応する各ビットがビットごとに演算されて、結果が得られる。例文帳に追加

In graphics operations, given a source and destination pixel, the result is computed bitwise on corresponding bits of the pixels. - XFree86

相関処理では、１対のマスク用２進ワードを使用して、ビットごとのＡＮＤ演算を実行することにより、ＸＮＯＲ演算の結果から得られる２進ワード内の特定の種類のビットの数が数えられる。例文帳に追加

At the correlation processing, the number of a specified kind of a bit in a binary word obtained from the result of the XNOR operation is counted by performing AND operation on every bit using a pair of binary words for mask. - 特許庁

演算ごとにビット数を逐一指定しなくても従来の動作合成で発生していた記憶素子や演算器のビット数の冗長な部分を削減することができると共に、最適な論理回路を設計し得るようにする。例文帳に追加

To reduce a redundant part of the numbers of bits in storage elements and computing units that is produced in conventional behavioral synthesis, without designating the number of bits for every operation, and to design an optimal logic circuit. - 特許庁

複数桁の数値演算を行う演算装置１は、２つの数値データを下位桁側から１６ビットごとに分担して加算する演算処理部３ａ，３ｂを備える。例文帳に追加

An arithmetic unit 1 for numerical operation of the plurality of digits includes operation processing sections 3a, 3b for adding two numerical data in 16 bits each from the lower digit side in a shared manner. - 特許庁

多倍長演算回路は、多倍長データを複数ビットの処理単位毎にリードアクセスし、リードデータを部分演算し、部分演算結果をライトアクセスすると共に次の部分演算に必要な演算情報を当該次の部分演算に引き渡す処理を繰り返して、多倍長データの演算を行う。例文帳に追加

The multiple-length arithmetic circuit performs read access of the multiple- length data in each processing unit of a plurality of bits, performs a partial operation of read data, performs write access of partial operation results, also repeats processing for transferring operation information necessary to the next partial operation to the next partial operation and operates the multiple-length data. - 特許庁

複数のプロセッサエレメント１０４ごとに演算処理のビット数が相互に相違する複数種類の演算器１１５，１１６を形成することにより、各種のビット数で外部入力される一連の処理データを多数ビットと少数ビットとに配分してプロセッサエレメント１０４ごとに演算器１１５，１１６で並列処理する。例文帳に追加

By forming a plurality of kinds of computing elements 115 and 116 in which the bit number of the operation is different from each other for each of the plurality of processor elements 104, a series of processing data externally input with various bit numbers are divided into the majority bit and the minority bit, and processed parallel for every processor element 104 by the computing elements 115 and 116. - 特許庁

入力分岐部１０２は１８ビットの入力値ＸＤｎを下位、中位、上位６ビット毎に分岐して、それぞれの桁を演算するＡＬＵを有する３個の演算ブロックを含む。例文帳に追加

An input branch part 102 includes three arithmetic blocks having ALU (arithmetic and logic unit) operating respective digits by branching 18 bit input value XDn into a low order, an intermediate order, and a high order for every 6 bit. - 特許庁

軟判定復号する場合には、冗長ビットの下位ｍビットの２^m 状態を表すトレリス線図に基づいて上位ｎビットの２^n 個の状態毎にブランチメトリック及びパスメトリックの演算を行って、演算を簡略化する。例文帳に追加

In executing soft decision decoding, on the basis of a trellis diagram, representing a 2^m state of m bits in a lower order of redundancy bits, arithmetic operation of branch metric or path metric is performed for each of 2^n states of upper n bits, thereby simplifying the calculation. - 特許庁

生体情報データと環境情報データの、桁（ビット）ごとのＥＯＲ（排他的論理和）を演算して、ユーザＡのキー情報を生成する。例文帳に追加

EOR (exclusive OR) between living body information data and environment information data by each digit (bit) is calculated, and key information of a user A is generated. - 特許庁

そして、ビットレート演算部９が、各水平ラインごとに、圧縮符号化されたデータのデータ量に応じて伝送周波数を調整する。例文帳に追加

Then, a bit rate calculating part 9 adjusts a transmission frequency in accordance with the data quantities of the compressed and coded data. - 特許庁

ベクトルマスクレジスタ１４０はベクトルデータの要素毎の演算実行を制御するマスクビットを有するベクトルマスクデータを格納する。例文帳に追加

The vector mask register 140 stores vector mask data which have mask bits for controlling processing by every element of the vector data. - 特許庁

本装置は、以上の論理和演算を、符号化対象となるウェーブレット変換領域内の全データに対して行い、最終的に得られたビット位置データに基づき、各ブロック毎に値が有効とされたビットが含まれるビットプレーンのうちの最上位のビットプレーンを求める。例文帳に追加

The encoder applies the OR arithmetic operation above to all data in a wavelet transform area being an encoding object and obtains a bit plane of a highest position among bit planes including effective bits by each block on the basis of the bit location data finally obtained. - 特許庁

また、ビット誤り率測定器140では、３つの階層ごとにビット誤り率を演算し、階層ごとのしきい値を超える誤り率が発生した場合に、表示器160に表示させて受信状態を判断することができる。例文帳に追加

In addition, bit error rate is calculated by every three hierarchies, when the error rate exceeding the threshold by every hierarchy is generated, it is displayed on a display 160 and the receiving state is decided by the bit error rate measuring instrument 140. - 特許庁

group shuffled BP復号において１つのビットノードのグループを対象としたチェックノード演算とビットノード演算が終了する毎などの、繰り返し復号の１回の復号処理の間隔よりも短い間隔で、復号終了条件を満たすか否かの判定が行われる。例文帳に追加

A determination is made whether or not the decoding termination conditions are satisfied at an interval shorter than the single decode processing of iterative decoding, e.g. every time when check node operation and bit node operation for one group of bit nodes terminate in the group shuffled BP decoding. - 特許庁

この排他的論理和演算の結果を、ＲＡＭ１１２に取り込まれたときの下位バイトに所定の値を加算た値とビット毎に排他的論理和演算する。例文帳に追加

The result of this exclusive OR operation is again exclusive OR operated by each and every bit with the predetermined-value-added lower rank byte loaded into RAM 112. - 特許庁

本発明は、産業用コントローラにおいて、シンプルな構成で、数値データの演算時のビットエラーを演算命毎にリアルタイムで検出・訂正することが可能な産業用コントローラを提供することを目的とする。例文帳に追加

To provide an industrial controller for detecting and correcting any bit error in the case of the arithmetic operation of numeric data in response to every arithmetic command in a real time with simple configurations by an industrial controller. - 特許庁

記憶回路１０２は各アドレス毎に次のアドレスを指示するシーケンス制御コマンドＳＣと論演算を指示する演算コマンドＬＣとプログラムを判別する判別ビットＨＢが読み出される。例文帳に追加

A sequence control command SC indicating a next address for each address, an operation command LC indicating logic operation, and discrimination bits HB are read out from a storage circuit 102. - 特許庁

ステートの遷移の回数が２のｍ乗以下であり、各ブランチのブランチメトリックの値をｎビットで表現した場合に、演算部５とパスメトリック保持レジスタ７のビット幅はｍ＋ｎ以上である。例文帳に追加

When the number of times of a transition of a state is equal to or less than 2^m and a value of the branch metric of each branch is expressed by n bits, a bit width of the calculator 5 and the pass metric holding register 7 is equal to or more than m+n. - 特許庁

データ保持回路は、データの順送りをビット単位で行うとともにその中から複数データ毎に１ビットずつ選出して演算回路へ送出するようにする。例文帳に追加

The data holding circuits send the data, bit by bit, forward, and select and send one bit of each piece of data to an arithmetic circuit. - 特許庁

映像ゲイン演算部１２は輝度ビットマップ保持部１５に保持された輝度ビットマップを用いて領域毎の映像信号に乗じるゲインを画素単位で求める。例文帳に追加

An image gain computing part 12 finds a gain to be multiplied to the image signal in each area, using a brightness bit map held in a brightness bit map holding part 15. - 特許庁

ここで、入力データを下位から２ビットごとに区切り、各組と下位組の最上位ビットの計３ビットをグループとし、第１グループ及び第２グループの上位１ビットが共に０又は１であって加算又は減算の演算後の下位から３ビット目が１となる組み合わせを所定の組み合わせとする。例文帳に追加

The input data are divided for every two bits from lower order, a total three bits of each set and a lower order set are grouped, and a combination in which an upper order 1 bit of the first group and the second group becomes 0 or 1 and the third bit from the lower order after operation of addition or subtraction becomes 1 is made a prescribed combination. - 特許庁

尤度演算部１０７は、生き残りパスの各ビットと第２パスの対応するビットとを比較し、値が異なるビットの尤度を値が等しいビットよりも低く設定する等、生き残りパスと第２パスとの関係に基づき、さらに変調信号のマッピング規則を利用することにより、生き残りパスの各シンボルを構成するビット毎の尤度を算出する。例文帳に追加

A likelihood arithmetic part 107 calculates the likelihood of each bit constituting each symbol of the survival path by utilizing the mapping rule of a modulation signal in addition based on a relation between the survival path and the second path such as comparing each bit of the survival path with the corresponding bit of the second path and setting the likelihood of bits of different values to be lower than that of bits of an equal value. - 特許庁

与えられるデジタル信号に対して畳み込み演算を行う畳み込み演算回路であって、デジタル信号のそれぞれの振幅データを、複数のビット領域に分割した複数の分割データを生成するデータ分割部と、それぞれの振幅データに対して、分割データ毎に時分割で所定の畳み込み演算を行い出力する演算部と、演算部が出力する分割データを、振幅データ毎に結合する結合部とを備える畳み込み演算回路を提供する。例文帳に追加

The convolution circuit performing convolutional operation on a digital signal being given comprises a section for splitting each amplitude data of the digital signal into a plurality of bit regions to create a plurality of split data, a section for performing predetermined time sharing convolutional operation on each amplitude data for every split data, and a section for coupling the split data outputted from the operating section for every amplitude data. - 特許庁

本発明に係る演算処理装置１０３は、アナログデジタル変換された無線信号を高速フーリエ変換するＦＦＴ処理部１１５と、高速フーリエ変換でビット拡張されたデータから所定ビット数分切り出すビット切り出し部１１５と、無線信号中の無線リソースの使用量に応じて、所定ビット数分切り出すための基準切り出し範囲をずらし量ずらす制御部１１７とを備える。例文帳に追加

An arithmetic processing device 103 includes: an FFT processor 115 for performing fast Fourier transformation of an analog-digital converted radio signal; a bit extractor 115 for extracting a prescribed number of bits from bit-expanded data by the fast Fourier transformation; and according to a radio resource use amount in the radio signal, a controller 117 for shifting a reference extraction range to extract the prescribed number of bits by a shift amount. - 特許庁

第三世代ディジタル移動通信の標準機構である３ＧＰＰの仕様ＴＳ２５．２１２ Ｖｅｒ．３．１．０に規定されたフレーム毎の各チャネルの増減ビット数Ｚijを求めるための演算式は、ＲＭm・Ｎmj／ＲＭm・Ｎmj部分の演算結果にＮdatajを掛ける。例文帳に追加

Concerning an calculation equation for finding a number Zij of bits to be increased/decreased in each of channels for each frame stipulated in specification TS25.212 Ver. 3. 1. 0 of 3GPP, which is the standard mechanism of third generation digital mobile communication, Ndataj is multiplied by the arithmetic result of RMm.Nmj/RMm.Nmj part. - 特許庁

前記装置は、異なるキューのキュー状態変数に関するステータスを表す複数のビットマスクを含み、それぞれのマスクがビットごとの論理積演算で組み合わされて、どのキューが出力にデータを解放するために選択可能かどうかが決定される。例文帳に追加

The device includes a plurality of bit masks representing a status concerning the queue state variable of different queues and the individual masks are combined by the AND operation of each bit to decide which queue is selectable for releasing data to the output. - 特許庁

スカラー値及び楕円曲線上の点からスカラー倍点を計算するスカラー倍計算方法において、与えられた点をランダム化し、スカラー値のビットごとにビットの値とは独立の楕円曲線演算を行うことにより、サイドチャネル攻撃を防ぐ。例文帳に追加

In this scalar multiple calculating method for calculating a scalar multiple point from a scalar value and a point on an elliptic curve, a side channel attack is prevented by randomizing a given point and performing an elliptic curve calculation independent of a bit value in each bit of the scalar value. - 特許庁

センスアンプによってカラムスイッチの出力信号が増幅され、それに応じてタグ情報とアドレスの一致／不一致が判断され、ヒット信号が生成されるので、一致判断のビット毎ＸＯＲ演算はビット線上の小振幅の読み出し信号に対して行われ、演算の高速化を実現でき、キャッシュメモリのアクセス時間を短縮できる。例文帳に追加

As an output signal of the column switch is amplified by the sense amplifier, coincidence/noncoincidence of tag information and an address is judged in accordance with it, a bit signal is generated, XOR operation for each bit of coincidence judgment is performed for a read-out signal of small amplitude on a bit line, operation speed is increased, and an access time of a cache memory is shortened. - 特許庁

入力された描画命令をビットマップに展開する際に、描画命令が指定する論理演算処理を、その対象となるソース、パターンおよび論理演算コードにより解析し、該解析結果に基づいて、前記ビットマップの各ピクセルに対応する付加情報用オペレートを作成し、これに基づいてピクセル毎の付加情報を作成する。例文帳に追加

In developing an inputted plotting instruction on a bit map, the logical operation processing specified by the plotting instruction is analyzed by a source, a pattern and a logical operation code which are objects of logical operation, additional information operation corresponding to each pixel on the bit map is prepared on the basis of the analysis results and the additional information of each pixel is prepared on the basis of the additional information operation. - 特許庁

残っている場合には、現在の（更新済の）バージョンのデータが、前のバージョンと比較され、例えばビットごとの排他的論理和演算により計算される差が、二次複製装置に転送される。例文帳に追加

If the data remains in the buffer, data of current (updated) version is compared with preceding version, and difference computed by, for example, exclusive OR operation for each per bit is transferred to the secondary reproducing device. - 特許庁

１ビットごとに読み書きするメモリを接続したプログラマブルコントローラにおいて、メモリ１回の読み出しと同時に、それぞれの演算を行なってメモリ書込み命令を実行するよう構成したものである。例文帳に追加

A programmable controller to which a memory for performing reading and writing by every bit is connected is constituted so that a memory writing instruction can be executed by executing each arithmetic operation simultaneously with one time memory reading. - 特許庁

多重インタフェース盤において、各データチャネル毎に受信データに対してパリティ演算を行って、マルチフレームの該当ビットに第１パリティ情報を挿入し、保守制御部の制御に基づいて、マルチフレーム中の保守用ビットに保守情報を挿入する。例文帳に追加

In a multiple interface panel, parity operation is performed on reception data for each data channel, first parity information is inserted into relevant bits of a multi-frame and on the basis of control of a maintenance control unit, maintenance information is inserted into bits for maintenance in the multi-frame. - 特許庁

演算部６は、上位ビット毎に、圧縮階調データＡ、圧縮階調データＢ及び下位ビットに基づいて伸張階調データ４Ａと、伸張階調データ４Ａと伸張階調データ４Ｂとの間を４等分する伸張階調データの各々とを出力する。例文帳に追加

The computing section 6 outputs each of the compressed gradation data A and the compressed gradation data B for every upper-order bit and expanded gradation data 4A based on the lower-order bits and expanded gradation data quarters a section between the expanded gradation data 4A and the expanded gradation data 4B. - 特許庁

ＲＡＭ１１２に取り込まれた乱数の上位バイトのデータに所定の値の加算、ローテイトの処理を行ってから、下位バイトのデータとビット毎に排他的論理和演算する。例文帳に追加

After the predetermined value is added to the higher rank byte data of the random numbers loaded into RAM 112 and the rotating process is performed, an exclusive OR operation is carried out by each and every bit with the lower rank byte data. - 特許庁

量子化ビット数ｐのｎ次元の入力データに対してそれぞれ同様の構成をなし、入力ラッチと出力ラッチを共用化する切替スイッチを用いて“ｐ＋ｌｏｇ_2ｎ”段の１ビットシフトレジスタを構成するｎ個のシフトレジスタ部と、１ビットごとに加減算を行う“ｎ／２”個のバタフライ演算部を備える。例文帳に追加

This device is provided with (n) shift register parts for constituting 'p+log2n' stages of one-bit shift registers while using a changeover switch for sharing an input latch and an output latch in respectively similar configurations concerning n-dimensional input data having a quantized bit number (p) and 'n/2' butterfly arithmetic parts for performing addition/subtraction at the interval of one bit. - 特許庁

このインジェクタフラグＦは演算周期毎にインクリメントされるサイクル数Ｔ１が、インジェクタを熱害から保護するために設定した噴射停止期間サイクル数リミッタＢに達したときビット反転される（Ｓ１２，Ｓ１４）。例文帳に追加

The injector flag F is bit-flipped when a cycle number T1 subjected to increment at every computing cycle reaches an injection stop period cycle number limiter B set for protecting the injectors from thermal damage (S12, S14). - 特許庁

この符号化装置１は、入力した２ビットの入力データＤ１に対して、符号化率が“２／３”の縦列連接畳み込み演算を行い、３ビットの符号化データＤ４に変換し、８ＰＳＫ（８−Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調方式の伝送シンボルにマッピングして３ビットの１つの符号化伝送シンボルＤ５として出力する。例文帳に追加

This encoder 1 performs vertical-column concatenate folding arithmetic where an encoding ratio is '2/3' to inputted 2-bit input data D1 to convert it to 3-bit coded data D4 and maps it to be the transmission symbol of a 8 PSK(8-Phase Shift Keying) modulation system to output it is one encoding transmission symbol D5 of three-bits. - 特許庁

レジスタユニット２０のビット配置回路１１は、演算ユニットから書き込み指令とそのデータを受信すると、そのデータをビット毎に分離して、対応テーブルの関係になるようにデータを並べ替えた記憶用データを生成し、このデータを対応テーブルに示されたレジスタ１０−０〜１０−ｎのレジスタビットアドレスに記憶する。例文帳に追加

The bit arrangement circuit 11 of the register unit 20 receives a writing command and the data from the arithmetic unit, and separates the data by every bit, and generates data for storage by rearranging the data in the relation of the correspondence table, and stores the data in the register bit addresses of the registers 10-1 to 10-n shown by the correspondence table. - 特許庁

シフトレジスタ６からの第１の拡散符号系列が所望のタイミングで１ビットずつシフトして出力され、シフトレジスタ７からは、シフトレジスタ６が１周期シフトするごとに１ビットシフトして所定の符号系列が出力され、排他的論理和回路８で演算処理され、所望の拡散符号系列が出力される。例文帳に追加

A 1st diffusion code sequence from the register 6 is shifted and outputted by one bit at a time at desired timing, a prescribed code sequence is outputted from the register 7 with one bit shifted each time the register 6 performs one cycle shift and is subjected to operation processing in an exclusive-OR circuit 8, and a desired spread code sequence is outputted. - 特許庁

描画命令をビットマップ展開する際に、ピクセル毎の属性情報等を付加情報としてピクセル毎の色処理を実現する方法では、描画命令に論理演算処理が指定された場合には付加情報を正確に作成することができない。例文帳に追加

To solve a problem that when logical operation processing is specified in a plotting instruction in a method for realizing color processing of each pixel by using attribute information or the like in each pixel as additional information in developing the plotting instruction on a bit map, the additional information cannot be accurately prepared. - 特許庁

タイムコードの各ビットにおいて、受信手段１００の出力波形から演算により求められた各コード（０，１〜ｎ，ｍａｒｋｅｒ）である確率を実測確率２４とし、これに対して各ビットについてタイムコードの定義から予め求められる各コードの統計的出現確率を理論的確率２５とする。例文帳に追加

It is assumed, in each bit of a time code, that an actual probability 24 is a probability that is each code (0, 1 to n, marker) calculated by computation from an output waveform of receiving means 100 and a theoretical probability 25 is a statistical appearance probability of each code calculated in advance from definition of a time code for each bit. - 特許庁

パターン分解部７６は、領域抽出部７５により抽出された予測タップを１ビットADRC処理することでパターンに分解し、パターン毎のダイナミックレンジを、対応するパターンの予測演算部７７−１乃至７７−Ｎに供給する。例文帳に追加

A pattern decomposer 76 applies one-bit ADRC processing to the prediction tap extracted by a region extractor 75 to decompose the prediction tap into patterns, and supplied dynamic ranges of every pattern to prediction operators 77-1 to 77-N of corresponding patterns. - 特許庁

乱数Ｎｏｎｃｅは、排他的論理和ゲート１４で共通鍵ＰＭＫとビット毎に排他的論理和演算され、その出力信号ＥＸ−Ｎｏｎｃｅがフレーム生成部１６で他のパラメータやデータと合成されてメッセージフレームが生成される。例文帳に追加

An exclusive OR gate 14 applies exclusive OR arithmetic operation to the random number Nonce with a shared key PMK by each bit, a frame generating section 16 composes an output signal EX-Nonce with other parameters and data to generate a message frame. - 特許庁