「集積回路」に関連した英語例文の一覧と使い方(411ページ目) - Weblio英語例文検索

放射線に対する感度に優れ、耐光性にも優れ、更に誘電特性にも優れた樹脂膜を与える、集積回路素子、液晶表示素子、固体撮像素子等の電子部品に好適な感放射線組成物、この感放射線組成物を用いてなる樹脂膜を基板上に形成した積層体、及びこの積層体の製造方法を提供する。例文帳に追加

To provide a radiation sensitive composition suitable for electronic components of an integrated circuit device, a liquid crystal display, a solid-state image sensor, etc., and giving a resin film excellent in sensitivity to radiation and excellent also in light resistance and dielectric characteristics, and to provide a laminate obtained by forming a resin film using the radiation sensitive composition on a substrate and a method for manufacturing the laminate. - 特許庁

ＳＯＩトランジスタ集積回路において、Ｐチャネル型ＭＯＳトランジスタＱｐ１，Ｑｐ２は、各ソースに高電位レベルＶｄｄ、例えば電源電位が与えられ、それぞれボディー電位を相反する信号入力Ｖｉｎ、ＢＶｉｎに応じた可変電位とし、各ゲートに制御信号ＣＳが与えられる。例文帳に追加

For a SOI transistor integrated circuit, in a P channel type MOS transistors Qp1, Qp2, a high potential level Vdd, for example a power supply potential is given to each source, respective body potentials are turned to variable potentials in accordance with signal inputs Vin, BVin being inverse to each other, and a control signal CS is given to each gate. - 特許庁

本発明は一般の電源、電子機器等に用いられる熱伝導性シートおよびパーソナルコンピューター（特にはノートＰＣ）、ＤＶＤドライブ等の電子機器のＬＳＩ、ＣＰＵ等の集積回路素子の放熱に用いる熱伝導性シートにおいて、取り付け時の作業性を良好に維持し、かつ接触熱抵抗を低減できる熱伝導性シートを提供する。例文帳に追加

To provide a thermally conductive sheet which is used in a general power supply, an electronic device, etc., applicable to the heat radiation of the integrated circuit elements of LSI, CPU, etc. of electronic devices such as a personal computer (especially a note PC), a DVD drive or the like, can well maintain workability during attachment and reduce contact thermal resistance. - 特許庁

半導体集積回路は、互いに隣接する入出力セル１及び入出力セル２間には、アノードが入出力端子３に接続され、且つ、カソードが入出力端子７に接続されたサイリスタ１３と、カソードが入出力端子３に接続され、且つ、アノードが入出力端子７に接続されたサイリスタ１４とが構成されている。例文帳に追加

A semiconductor integrated circuit includes a thyristor 13 whose anode is connected to an input/output terminal 3 and whose cathode is connected to an input/output terminal 7, and a thyristor 14 whose cathode is connected to the input/output terminal 3 and whose anode is connected to the input/output terminal 7, between an input/output cell 1 and an input/output cell 2 adjacent to each other. - 特許庁

マクロセル１３０には、自動配置配線にて一つの接点として形成される導通面積１３２ａ，１３３ａを有する電源端子１３２及びグランド端子１３３を配置し、上記電源端子及びグランド端子に対して半導体集積回路装置の電源配線及びグランド配線を配置するようにした。例文帳に追加

A macro cell 130 is equipped with a power source terminal 132 and a ground terminal 133 having conductive areas 132a and 133a formed as one contact by means of automatic placement and routing, and the power line and the ground line of the semiconductor integrated circuit device are formed for the power source terminal and the ground terminal. - 特許庁

本願発明は、ＣＭＯＳ集積回路デバイスの製造方法において、Ｎチャネル領域およびＰチャネル領域において、ゲート電極膜形成前の高誘電率ゲート絶縁膜の電気的特性を調整するためのチタン系窒化物膜を下方のチタンを比較的多く含む膜と、上方の窒素を比較的多く含む膜を含む構成とするものである。例文帳に追加

The present manufacturing method of CMOS integrated circuit device comprises forming a titanium nitride film for adjusting electrical characteristics of a high dielectric gate insulation film before forming a gate electrode film at an N channel region and a P channel region, the titanium nitride film being composed of a lower film containing relatively rich titanium and an upper film containing relatively rich nitrogen. - 特許庁

実質的にイオン性液体のみからなるイオン性液体材料１および実質的にこのイオン性液体のみを保持したゲル状材料であるイオン性液体材料１などのイオン性液体材料１を内的な電磁波の発生部位および外的な電磁波の作用部位との少なくとも一方、例えば配線上、集積回路チップ上などに配設する。例文帳に追加

An ionic liquid material 1 composed of substantially only an ionic liquid and being as a gel-like material holding substantially only the ionic liquid is arranged on at least an internal electromagnetic wave generator or an external electromagnetic wave actuator, for example, on wiring, an integrated circuit chip, etc. - 特許庁

具体的には、技術進歩により高機能化している医療機器やデジタルビデオカメラ、多くの IT 製品に利用されるリチウムイオン電池、高機能化・多機能化した新型集積回路等を新たに ITA 協定の対象とする品目リストの拡大や、範囲を巡って過去に WTO の紛争解決手続に付託されたこともある、ITA の対象等（現行協定の Attachment B から Attachment A への移行を含む）の明確化を目的としている。例文帳に追加

In particular, countries aim to expand the product list in order to enable the ITA agreement to newly cover such products as medical devices and digital camcorders that have become increasingly sophisticated, lithium-ion batteries that are used in many IT products, and new integrated circuits, as well as to clarify the ITA coverage (including transfer from Attachment B to Attachment A under the existing Agreement), which was once referred to the WTO dispute settlement procedures in the past. - 経済産業省

次のものは，発明とみなされない。 (1) 科学の理論及び数学の方法 (2) 組織化の方法及び経済の運営 (3) 標識，予定表及び規則 (4) 精神活動の実行方法 (5) アルゴリズム及びコンピュータ･プログラム自体 (6) 設計された構築物，建物及び領域の図面及び企画 (7) 美的必要の満足を目的とする物品の外観のみに関する決定 (8) 集積回路の回路配置 (9) 動植物の品種 (10) 公益，人の道徳律に反し環境に有害な決定例文帳に追加

Shall not be deemed as inventions: (1) scientific theories and methods of mathematics; (2) methods of organization and management of economy; (3) signs, schedules and rules; (4) methods of performance of mental activities; (5) algorithms and computer programs as such; (6) drafts and schemes for planned structures, buildings and territories; (7) decisions regarding only the appearance of articles aimed for satisfaction of aesthetic needs; (8) integrated circuits topography; (9) varieties of plants and breeds of animals; (10) decisions contradicting with public interests, principles of humanity and morals, hazardous to the environment. - 特許庁

一対の電極板と、該一対の電極板の一方に一端が接続され、他端が接地されるリード端子と、前記一対の電極板の他方に一端が接続され、他端が集積回路に接続されるリード端子とを備え、かつ前記リード端子がプリント基板に半田付けされて取り付けられたとき、そのリード端子の非半田付け面側が露出されないように隠蔽部材で覆われることを特徴とする電子回路部品ユニット。例文帳に追加

An electronic circuit component unit 15 comprises a pair of electrode plates and a lead terminal, whose one end is connected to one of this pair of electrode plate and whose other end is connected to an integrated circuit, and when the lead terminal is soldered and mounted to a printed board 2, the nonsoldered surface side is covered with a masking member so as not to be exposed. - 特許庁

論理関数の真理値表の値を記憶するルックアップテーブル（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ，ＬＵＴ）を用いた論理回路のプロトタイピングやデバッグなどに広く用いられているフィールドプログラマブルゲートアレー（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＧａｔｅＡｒｒａｙ，ＦＰＧＡ）では、論理関数実現時の面積効率の悪さと低速性が問題となっているので、記憶に必要なメモリのサイズを削減する手法およびその実現法を提供することで、高速、省面積な半導体集積回路装置を提供する。例文帳に追加

To provide a high-speed and area-saved semiconductor integrated circuit device by providing a procedure for reducing the size of a memory required for storage and a method for realizing the procedure. - 特許庁

送受信される複数のデータチャネルの信号とスキュー除去用の基準信号とを入出力する通信用半導体集積回路において、スキュー除去や基準信号の生成を行う回路ブロックで基準信号処理部と各データチャネルの信号処理部との間の配線遅延の差を小さくし、チャネル間で構成を異ならせることなくスキュー除去や基準信号の生成を可能とすることにある。例文帳に追加

To enable deskewing and reference signal generation without changing the configurations between a plurality of data channels, by reducing the difference in wiring delay between a reference signal processing part and the signal processing part of each data channel in a circuit block which performs deskewing and reference signal generation, in a semiconductor integrated circuit for communication which inputs and outputs the signals of the data channels and the deskewing reference signals to be transmitted and received. - 特許庁

制御回路部と、制御回路部と制御対象となる部品を電気的に接続させるためのコネクタと配線部とを一体構成とし、配線部であるバスバーの少なくとも一部が可動できるように配線するとともに、前記コネクタとカバー間に制御対象部品の位置ずれを吸収するためのギャップを設けている配線材とで構成されたコントロールモジュールにおいて、配線部のベース部材にバスバー間ショートを防止するための絶縁壁を設けるとともに、前記ギャップから侵入した導電性異物を集積するための少なくとも１つ以上のプール部を設けた。例文帳に追加

An insulating wall for preventing a short circuit between the bus bars is formed at a base member of the wiring part, and at least one or more pools for collecting the conductive contamination intruding from the gap are arranged at the base member. - 特許庁

本発明の集積回路装置はバスと、バスと連結された少なくとも二つの装置と、バスを通じた少なくとも二つの装置の間のトランザクションを観察し、トランザクション情報をＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）エンベデットメモリに貯蔵するモニタリング回路とを含み、ＳｏＣ設計の時、ＦＰＧＡ設計段階でＦＰＧＡエンベデットメモリにバスモニタリング情報を貯蔵することができる。例文帳に追加

This integrated circuit device is composed of a bus, at least two units connected with the bus and a monitoring circuit 150 configured to monitor transactions between at least two units through the bus and store transaction information in the FPGA (Field Programmable Gate Array) embedded memory 151 and store bus monitoring information in the FPGA embedded memory at an FPGA design step during SoC design. - 特許庁

回路情報１００１に基づいて、前記半導体集積回路の各インスタンスの電源端子での電圧波形を求め、前記インスタンス毎の電圧波形を解析して電圧波形情報を形成する工程と前記電圧波形情報１０３１を抽象化し、電圧抽象化情報１０３３を形成する工程と、前記電圧抽象化情報１０３３に基づいて前記インスタンスについて遅延値を算出する工程１００５とを含む。例文帳に追加

Included are a process of generating voltage waveform information by finding voltage waveforms of respective instances of the semiconductor integrated circuit at a power terminal according to circuit information 1001 and analyzing the voltage waveforms by the instances, a process of generating voltage abstracted information 1033 by abstracting the voltage waveform information 1031, and a process 1005 of calculating delay values of the instances according to the voltage abstracted information 1033. - 特許庁

本発明の半導体集積回路は、外部アドレスの最下位ビットが固定にされる場合に、コラム命令語に応じて、テストモード信号が活性化すればキャリーを生成し、前記外部アドレスを初期内部アドレスにラッチして、ラッチされた前記初期内部アドレスと前記キャリーとを組み合わせることで、前記キャリーにより前記初期内部アドレスから順次増加するアドレスを出力するアドレス制御回路を含む。例文帳に追加

The semiconductor integrated circuit includes an address control circuit that generates a carry on activation of a test mode signal according to a column instruction word when the least significant bit of an external address is fixed, latches an initial internal address to the external address, combines the latched initial internal address and the carry to output the address successively increasing from the initial internal address by the carry. - 特許庁

内部ＣＰＵ１０２と内部ＳＲＡＭ１０３とを備えた集積回路１０１に、上記内部ＣＰＵ１０２と上記外部ＣＰＵ１１０の双方からアクセス可能なパラレル通信用ＳＲＡＭ１０４と、上記内部ＣＰＵ１０２からのアクセスと上記外部ＣＰＵ１１０からのアクセスを調停する調停機能１０５ａを有し、上記外部ＣＰＵ１１０から上記内部ＳＲＡＭ１０３へのアクセスを受け付けないようにアクセス制御を行うバスコントロール回路１０５とを備えた外部インターフェースを搭載した。例文帳に追加

An integrated circuit 101 having an internal CPU 102 and an internal SRAM 103 is mounted with the external interface having a parallel communication SRAM 104 accessible to both internal CPU 102 and external CPU 110 and a bus control circuit 105 having an arbitration function 105a of arbitrating access from the internal CPU 102 and access from the external CPU 110 and for executing access control denying access from the external CPU 110 to the internal SRAM 103. - 特許庁

更に、半導体集積回路装置は、電源起動時において、第１の内部電源発生回路を起動して第２の領域を所定の電位にクランプしながら第１の領域を正の内部電源電位より高いオーバードライブ電位に駆動し、その後、第２の領域のクランプ状態を解除して第１の領域をオーバードライブ電位から正の内部電源電位に向かって降圧して、容量のカップリングにより第２の領域を負の電位に降圧する電源シーケンサを有する。例文帳に追加

Further, the semiconductor integrated circuit device has a power source sequencer for starting the first internal power source generation circuit to drive the first region to overdrive potential higher than positive internal power source potential while clamping the second region to prescribed potential, subsequently releasing the clamped state of the second region to step down the first region from the overdrive potential toward positive internal power source potential and stepping down the second region to negative potential by capacity coupling. - 特許庁

第１のマイクロフォンを構成する第１の振動膜７１４−１と、第２のマイクロフォンを構成する第２の振動膜７１４−２と、前記第１のマイクロフォンで取得された第１の信号電圧と、前記第２のマイクロフォンで取得された第２の信号電圧とを受け取って、前記第１及び第２の電圧信号の差を示す差分信号を生成する差分信号生成回路７２０と、を含む配線基板１２００’を有することを特徴とする集積回路装置である。例文帳に追加

The integrated circuit device has a wiring substrate 1200' including: a first vibrating membrane 714-1 constituting a first microphone; a second vibrating membrane 714-2 constituting a second microphone; and a difference signal generating circuit 720 which receives a first signal voltage acquired by the first microphone and a second signal voltage acquired by the second microphone and generates a difference signal indicating the difference between the first and second voltage signals. - 特許庁

レコーダ回路部を構成する半導体集積回路を含む電子部品が取り付けられてこれらを相互接続する配線基板３２を具備し、ハードディスクレコーダ３４を具備し、上側ケース１１および下側ケース３１より成り、配線基板３２およびハードディスクレコーダ３４を内部に収容するケース１０を具備するハードディスクレコーダにおいて、ハードディスクレコーダ３４を配線基板３２の下面に取り付け固定したハードディスクレコーダ。例文帳に追加

The hard disk recorder 34 is mounted and fixed to the rear surface of a wiring board 32 of the hard disk recorder which includes the wiring board 32 mounted with electronic parts including semiconductor integrated circuits constituting a recorder circuit section to interconnect these parts, includes the hard disk recorder 34 and includes a case 10 consisting of an upper case 11 and the lower case 31 and housing the wiring board 32 and the hard disk recorder 34 therein. - 特許庁

119.3次の特許に係る条項は，，集積回路の回路配置登録に準用する。 第28条 特許を受ける権利 第29条 先願主義 第30条 委託によりなされた発明 第33条 代理人又は代表者の任命 第56条 特許の放棄 第57条 庁による誤りの訂正 第58条 出願における誤りの訂正 第59条 特許における変更 第60条 補正の様式及び公示 第7章 特許を受ける権利を有する者の救済 第8章 特許権者の権利及び特許の侵害-次の回路配置利用権及び権利制限規定 第10章 強制ライセンス許諾 第11章 権利の譲渡及び移転例文帳に追加

119.3. The following provisions relating to patents shall apply mutatis mutandis to a layout -design of integrated circuits registration: Section 28 - Right to a Patent; Section 29 - First to File Rule; Section 30 - Inventions Created Pursuant to a Commission; Section 33 - Appointment of Agent or Representative; Section 56 - Surrender of Patent; Section 57 - Correction of Mistakes of the Office; Section 58 - Correction of Mistakes in the Application; Section 59 - Changes in Patents; Section 60 - Form and Publication of Amendment; CHAPTER VII - Remedies of a Person with a Right to Patent; CHAPTER VIII - Rights of Patentees and Infringement of Patents: Provided, That the layout-design rights and limitation of layout-design rights provided hereunder shall govern: CHAPTER X - Compulsory Licensing; CHAPTER XI - Assignment and Transmission of Rights - 特許庁

三　マイクロプロセッサ、マイクロコンピュータ又はマイクロコントローラであって、論理演算ユニットのアクセス幅のビット数が三十二以上のもののうち、複合理論性能（別表第一の中欄に掲げるものの種類に応じて、それぞれ同表の下欄に掲げるものとする。）が一秒につき五三〇メガ演算以上のものの設計又は製造に必要な技術（プログラムを除く。）。ただし、第六条第一号ハからルまでのいずれかに該当する集積回路のうち、次のイ及びロに該当するものの設計又は製造に必要な技術を除く。例文帳に追加

(iii) The technology (excluding programs) necessary for the design or manufacture of, among microprocessors, microcomputers, or microcontrollers, wherein the bit count of the access width of logic-operations is 32 or more, those having a composite theoretical performance of 530 Mtops per second or more (depending on the types listed in the middle column in the appended table 1, the performance of each shall be listed in the right column of the same table). However, among integrated circuits that fall under any of Article 6, item (i), (c) through (k), the technology necessary for the design or manufacture of those that fall under the following (a) and (b) shall be excluded.  - 日本法令外国語訳データベースシステム

半導体チップ支持用の４角形のタブ(14)と、このタブ(14)に一端が近接して設けられたボンディングワイヤ接続用の複数のリード(18)と、これらリード(18)の他端でこれらを支持する枠部(12A、12B)と、前記４角形のタブ(14)の角部から前記枠部(12A.12B)に延在する前記タブ(14)支持用のタブ吊りリード(16A～16D)とを有し、前記タブ吊りリード(16A～16D)は前記４角形のタブ(14)の角部からその角部を挟むタブ(14)の２辺に対して鈍角をなすような方向に延在してなることを特徴とする半導体集積回路用リードフレーム。例文帳に追加

Lead frame for semiconductor integrated circuit comprising, 4-cornered tab (14) for supporting semiconductor chip; multiple number of leads (18) for bonding wires at one end of the tab, a frame (12A, 12B) at the opposite end of the tab, and the tab support leads (16A ? 16D) extending from the 4 corners of said 4-cornered tab (14), characterized in that the tab support leads extend at an obtuse angle from the two sides of said 4-cornered tab (14). (See Figure 1)  - 特許庁

半導体チップを固定した４角形のタブ(14)と、このタブ(14)にその一端が近接して設けられ、かつその一端部において前記半導体チップから延在せられたボンディングワイヤが接続された複数のリード(18)と、前記４角形タブ(14)の角部から連続してその角部を挟むタブ(14)の２辺に対して鈍角をなす方向に延在する前記タブ(14)支持用のタブ吊りリード(16A～16D)と、前記半導体チップ、タブ(14)、ボンディングワイヤ、タブ吊りリード(16A～16D)の全体及び前記複数のリード(18)の一部を被覆するレジン封止体とからなることを特徴とする半導体集積回路。例文帳に追加

Semiconductor integrated circuit, comprising 4-cornered tab (14), multiple leads (18) of which the semiconductor chip is affixed to this tab and which extends from the said semiconductor chip to which bonding wires are connected, tab leads (16A ? 16D) by which the said lead frame (14) holds 2 sides at an obtuse angle, and the resin sealer that covers the whole of said semiconductor chip, tabs (14, bonding wire, tab-holding leads 16A ? 16D), and part of said lead (18). (See Figure 2)  - 特許庁

(2) 本条及び第57条の適用上， (a) シンガポール政府と他国政府との協定又は取決めの履行において，当該他国の防衛のために要求される物品を当該他国政府へ供給するための発明の使用は，公共の非営利目的での発明の使用とみなされ，また， (b) 本条に従って行動する政府又は何らかの行為をする権限を政府から書面により授権された者の権限は，集積回路に関する特許の場合は，当該発明品の公衆への販売に及ばない。例文帳に追加

(2) For the purposes of this section and section 57 -- (a) any use of an invention for the supply to the government of any country outside Singapore, in pursuance of any agreement or arrangement between the Government of Singapore and the government of that country, of articles required for the defence of that country shall be deemed to be a use of the invention for a public non-commercial purpose; and (b) the power of the Government or any party authorised by the Government to do anything in accordance with this section shall not, in the case of a patent relating to an integrated circuit, extend to sale of the invention to the public. - 特許庁

(2) 次に掲げるものは，特に，発明の主題とはみなさない。 1) 発見(人体の形成若しくは発育又は人の遺伝子の配列若しくは部分配についての説明を含む)，科学的理論及び数学的方法 2) 精神的な行為の遂行又は事業活動に関する計画，法則又は方法 3) 構造物，建築物又は地域についての設計資料及び図面 4) 表象 5) コンピュータのアルゴリズム及びコンピュータ・プログラム 6) 意匠 7) 情報の提示 8) 植物及び動物の品種 9) 集積回路の配置設計例文帳に追加

(2) The following, inter alia, shall not be regarded as the subject of inventions: 1) discoveries, including descriptions of the formation or development of the human body or sequence or partial sequence of human gene, scientific theories and mathematical methods; 2) schemes, rules and methods for performing mental acts or doing business; 3) design documentation for and plans of constructions, buildings or areas; 4) symbols; 5) algorithms for computers and computer programs; 6) designs; 7) presentations of information; 8) plant and animal varieties; 9) layout-designs of integrated circuits.  - 特許庁

半導体集積回路の周辺部に、発光面の反対側に正と負の両電極を有する面発光型レーザ、発光ダイオードまたはそれらのアレイを備え、受光面の反対側に正と負の両電極を有する面型受光素子またはそのアレイを備えた面型光素子を、面型光素子の電極面を下にしてはんだバンプ手段により接続し、プリント基板への電気的信号の接続を可能とする電極に加えて、光学的信号の入出力機構を有する半導体装置とする。例文帳に追加

Further electrodes for connection of electrical signals to a printed circuit board 17 as well as a mechanism for input and output of optical signals are provided. - 特許庁

本発明にかかる半導体集積回路の試験装置は、第１の周波数を有するクロックの任意のクロックパルスをマスクすることで生成された第１のテストクロックを第１のクロックドメインに供給する第１の波形生成器１ａと、第２の周波数を有するクロックの任意のクロックパルスをマスクすることで生成された第２のテストクロックを第２のクロックドメインに供給する第２の波形生成器１ｂと、を備える。例文帳に追加

The testing device of the semiconductor integrated circuit includes a first waveform generator 1a for supplying a first test clock generated by masking an optionlal clock pulse of a clock having a first frequency to a first clock domain and a second waveform generator 1b for supplying a second test clock generated by masking an optional clock pulse of a clock having a second frequency to a second clock domain. - 特許庁

半導体集積回路１００は、機能マクロセル１１０に形成される機能マクロセル用電源配線１８１と、機能マクロセル１１０の内部に形成される電源配線２６１と、機能マクロセル１１０の内部に形成され、機能マクロセル用電源配線１８１と電源配線２６１とを電気的に接続するコンタクト１７０と、コンタクト１７０と、論理セルとを電気的に接続する電源配線とを備える。例文帳に追加

A semiconductor integrated circuit 100 includes power supply wiring 181 for functional macrocell formed at the functional macrocell 110, power supply wiring 261 formed in the functional macrocell 110, a contact 170 formed in the functional macrocell 110 and electrically connecting the power supply wiring 181 for functional macrocell and the power supply wiring 261 to each other, and power supply wiring electrically connecting the contact 170 and a logic cell to each other. - 特許庁

集積回路装置１であって、第１の振幅と比べて、入力された発振信号４００の振幅の方が大きい場合に、第１の矩形波信号４０８を出力する第１の矩形波信号生成部１１と、前記第１の振幅よりも大きな第２の振幅と比べて、前記発振信号４００の振幅の方が大きい場合に、第２の矩形波信号４０２を出力する第２の矩形波信号生成部１２を含む。例文帳に追加

An integrated circuit device 1 includes: a first rectangular wave signal generation section 11 that outputs a first rectangular wave signal 408 when an amplitude of an input oscillation signal 400 is greater than a first amplitude; and a second rectangular wave signal generation section 12 that outputs a second rectangular wave signal 402 when the amplitude of the oscillation signal 400 is greater than a second amplitude that is greater than the first amplitude. - 特許庁

上記課題を解決するために、本発明に係るレイアウト設計装置は、複数階層を有する半導体集積回路のレイアウト設計装置であって、複数個所で使用される下位モジュールについて、前記下位モジュールが配置される上位モジュール内のそれぞれの配置箇所近傍の上位階層の配線情報を抽出し、抽出した上位階層の配線情報を、前記下位モジュールのレイアウト設計を行なう際の配線禁止領域として設定し、前記下位モジュールのレイアウトを行なう。例文帳に追加

A layout design apparatus for designing layout of a semiconductor integrated circuit having a plurality of layers extracts wiring information of an upper layer near the locations of the lower modules in an upper module, for the lower modules to be used in a plurality of places, and sets the extracted wiring information of the upper layer as a wiring prohibition region to be used for designing the layout of the lower modules, to design the layout of the lower modules. - 特許庁

集積回路装置１であって、入力データ４００が書き込まれる複数のブロック１００、１０２を含む不揮発性メモリー１０と、ブロックのそれぞれに対応付けられ、ブロックに書き込まれたデータ（メモリーデータ）のそれぞれが所与のタイミングで書き込まれる複数のレジスター２０、２２と、メモリーデータおよびレジスターに書き込まれたデータ（レジスターデータ）を受け取り、比較処理を行う比較部３０とを含む。例文帳に追加

The integrated circuit device 1 includes: a non-volatile memory 10 which includes a plurality of blocks 100 and 102 in which input data 400 are written; a plurality of registers 20 and 22 which are associated with the blocks and stores data (memory data) written in the blocks in a predetermined timing; and a comparison part 30 which receives the memory data and the data (register data) written in the registers, and compares them. - 特許庁

半導体集積回路の一部が形成されたシリコン基板上で、電子を発生させる電子源と電磁レンズあるいは静電レンズからなる電子光学系により試料上で上記電子を走査して得られる信号により構成したＳＥＭ画像を取得して、複数の画像を平均化あるいは設計データから自動生成によって参照画像をもとめ、比較して、パターンの形状ばらつきや重ねあわせ精度を統計的に算出する。例文帳に追加

An SEM image formed by signals obtained by scanning electrons on a sample is obtained by an electrooptical system composed of an electron source for generating the electrons on a silicon substrate with a part of a semiconductor integrated circuit formed thereon, and an electromagnetic lens or electrostatic lens; a reference image is obtained by averaging a plurality of images or by automatic generation from design data; and shape dispersion and superposition accuracy of a pattern are statistically calculated by comparing them. - 特許庁

本願の一つの発明は、貫通電極を有する半導体集積回路装置において、プリメタル配線層形成よりも後に貫通ビアを形成する場合において、貫通電極の上端に当たる層間絶縁膜の界面に、メタル拡散防止絶縁膜として、窒化シリコン系絶縁膜を使用し、それ以外の層間絶縁膜の界面に、メタル拡散防止絶縁膜として、炭化シリコン系の絶縁膜を使用するものである。例文帳に追加

In the semiconductor integrated circuit device having a through-hole electrode, when a through-via is formed after forming a pre-metal wiring layer, a silicon nitride type insulation film is used as a metal diffusion prevention film at an interface of an interlayer insulation film located at the upper end of the through-hole electrode, and a silicon carbide type insulation film is used as the metal diffusion prevention film at other interfaces of the interlayer insulation films. - 特許庁

集積回路は、基本リンクの稼働中にショートカットリンクを間欠稼働させ、基本リンクからショートカットリンクへのデータ転送を禁止し且つその逆方向のデータ転送を許可するルーティングアルゴリズムと、ショートカットリンク間のデータ転送の際にノードの特性を用いてルーティングを行うルーティングアルゴリズムとに基づく最小コストの経路と基本ネットワークに沿った経路とを選択的に用いてデータ転送する。例文帳に追加

The integrated circuit intermittently operates the shortcut links while the basic links are in operation, and performs data transfer by selectively using a route of the minimum cost or a route along the basic network, wherein the route of the minimum cost is based on a routing algorithm that prohibits data transfer from a basic link to a shortcut link and permits data transfer in the reverse direction thereof and a routing algorithm that performs routing using node characteristics in data transfer between shortcut links. - 特許庁

上記課題は、隣接して配置されるセルの組み合せ毎にショート可否とセル枠のオーバーラップ可能な距離との対応付けを含む最適化ライブラリを格納する第一記憶領域と、デザインルールを満たすセル配置において、前記第一記憶領域に格納されている前記最適化ライブラリを参照することによって、前記ショート可能なセルの組み合せに対して前記セル枠をオーバーラップさせて配置する第一最適化手段とを有することを特徴とする半導体集積回路のレイアウト装置により達成される。例文帳に追加

A layout device for the semiconductor integrated circuit includes: a first storage area for storing an optimization library which includes possibility of short circuit and association between a cell frame and an overlapping distance by combination of cells placed in adjacency; and a first optimization means for overlapping the cell frame with the combination of cells which can be short-circuited and placing them with reference to the optimization library stored in the first storage area in the cell placement satisfying a design rule. - 特許庁

信号形式の異なるシステム間でビットレートがＭＧｂｐｓの信号を信号形式を変換して転送するＭＧｂｐｓトランスポンダ、同じくＭＧｂｐｓの信号を４多重したビットレートに相当するＮＧｂｐｓの信号を転送するＮＧｂｐｓトランスポンダ、およびＭＧｂｐｓの信号を多重してＮＧｂｐｓで転送するＭＧｂｐｓ多重トランスポンダを、１チップまたは同じ構成の２チップの集積回路で実現する。例文帳に追加

An MGbps transponder for transferring a signal of MGbps bit rate between systems of different signal forms while converting the signal form, an NGbps transponder for transferring a signal of NGbps corresponding to quadrupled bit rate of the MGbps signal, and an MGbps multiplex transponder for transferring the NGbps signals while multiplexing the MGbps signals are implemented in a 1 chip integrated circuit or a 2 chip integrated circuit of the same circuitry. - 特許庁

一分子中に少なくとも２個のベンゼン環を有し、且つ該ベンゼン環の少なくとも一個に少なくとも２つの水酸基が結合した、分子量１０００以下のポリフェノール化合物と、１，２−ナフトキノンジアジドスルホニル化合物とのエステル化反応生成物を含有することを特徴とする、１つの基板上に集積回路と液晶ディスプレイ部分が形成されたＬＣＤ製造用ポジ型ホトレジスト組成物。例文帳に追加

The positive type photoresist composition for manufacturing an LCD comprising an integrated circuit and an LCD part formed on the substrate is characterized by containing an esterification reaction product of a polyphenol compound with 1,000 ≥ molecular weight, which has at least two benzene rings in a molecule wherein at least two hydroxy groups are bonded to at least one of the benzene rings, and a 1,2-naphthoquinonediazido sulfonyl compound. - 特許庁

また、本発明によるパッシベーション層を有する強誘電体構造を含む集積回路デバイスを製造する方法は、堆積チャンバを提供する工程と、上部電極と下部電極との間に位置する強誘電体材料を含む強誘電体構造を堆積チャンバに提供する工程と、堆積チャンバにアルミニウムとチタンとを提供する工程と、アルミニウムおよびチタンをスパッタリングして、上部電極上にチタンドープトアルミニウム酸化物パッシベーション層を形成する工程とを包含する。例文帳に追加

A method for manufacturing the integrated circuit device including a ferroelectric structure having the passivation layer includes a process for providing a deposition chamber, a process for providing the ferroelectric structure including the ferroelectric material positioned between an upper electrode and a lower electrode to the deposition chamber, a process for providing aluminum and titanium to the deposition chamber, and a process for forming titanium doped aluminum oxide passivation layer on the upper electrode. - 特許庁

本発明に係る半導体集積回路の多層配線用層間絶縁膜の製造方法は、シリコン系炭化水素を材料ガスとして用いてプラズマＣＶＤ法により、第１の絶縁膜を形成する工程と、第１の絶縁膜を形成した後、ｉｎ−ｓｉｔｕで連続的にシリコン系炭化水素ガス及び酸化性ガスを材料ガスとして用いてプラズマＣＶＤ法により、第１の絶縁膜上に第２の絶縁膜を形成する工程とから成る。例文帳に追加

The method for manufacturing the interlayer insulating film for a multilayer wiring of a semiconductor integrated circuit includes a process of forming a 1st insulating film by a plasma CVD method using silicon-based hydrocarbon as material gas, and a process of forming a 2nd insulating film on the 1st insulating film by the plasma CVD method using silicon-based hydrocarbon gas and oxidative gas as material gas continuously in situ. - 特許庁

互いに対向するように設けられた第１の絶縁体及び第２の絶縁体と、対向する第１の絶縁体と第２の絶縁体との間に設けられた半導体集積回路及びアンテナと、第１の絶縁体の一表面に設けられた導電性遮蔽体と、第２の絶縁体の一表面に設けられた導電性遮蔽体とを設け、第１の絶縁体の一表面に設けられた導電性遮蔽体と、第２の絶縁体の一表面に設けられた導電性遮蔽体を電気的に接続する。例文帳に追加

The conductive shield provided on one surface of the first insulator and the conductive shield provided on one surface of the second insulator are electrically connected. - 特許庁

複数のブロックが階層構造を有するように設計されたレイアウトパターンから、階層構造を保持したまま素子間の接続情報を抽出する集積回路のネットリスト抽出方法であり、所定の階層に位置するブロックに対して、このブロック内の入出力端子間に擬似の抵抗素子を形成することにより（ステップＳ２５）、前記ブロック内の素子を抽出することなく、前記入出力端子のみ抽出を行う。例文帳に追加

By this net list extracting method, information on connections among elements is extracted from a layout pattern, designed so that blocks have hierarchical structure, while the hierarchical structure is held; and a dummy element is formed between input and output terminals in a block positioned in a specific layer (step S25) and then only the input and output terminals are extracted without extracting elements in the block. - 特許庁

完全空乏化動作及び低寄生抵抗のＳＯＩ集積回路を実現することができ、リセス構造を有しながら、チャネル形成部のＳＯＩ層表面のダメージを最小限に抑えることができ、チャネル領域の端部においても、応力を抑制しながら、結晶欠陥を最小限に止め、それに起因するリーク電流の発生を抑えることができる半導体装置及びその製造方法を提供することを目的とする。例文帳に追加

To provide a semiconductor device capable of realizing an SOI integrated circuit of a complete depleting operation and low parasitic resistance, minimizing the damage of the SOI layer surface of a channel formation part while provided with a recess structure, minimizing a crystal defect while suppressing stress even at the end part of a channel region and suppressing the generation of a leakage current due to it, and provide its manufacturing method. - 特許庁

集積回路装置は、第１導電型の半導体層と、この半導体層から外方に延在し、複数の互いに離間した半導体柱状部であって、これら半導体柱状部間にトレンチを規定している当該半導体柱状部と、各トレンチ内のそれぞれのゲート構造体と、少なくとも１つのトレンチの内部に少なくとも１つの不活性ゲート構造体を規定している当該少なくとも１つトレンチの底部の下側で且つ一対の隣接する対応の半導体柱状部間で前記半導体層内に延在するように位置する第２導電型の少なくとも１つの深い井戸領域とを具える。例文帳に追加

The integrated circuit device comprises a first conductivity type semiconductor layer, a plurality of semiconductor columnar parts extending outward from the semiconductor layer while defining a trench therebetween, gate structures in respective trenches, and at least one second conductivity type deep well region located beneath the bottom part of at least one trench defining at least one inactive gate structure therein and extending into the semiconductor layer between a pair of adjacent corresponding semiconductor columnar parts. - 特許庁

外部から供給される直列データを並列データに変換する入力変換部４２と、並列データの各データをそれぞれ書き込む複数のメモリセル領域１６ａ、１６ｂと、各メモリセル領域１６ａ、１６ｂから読み出されるデータにより生成される並列データを直列データに変換する出力変換部４４とを備えた半導体集積回路において、試験モード時に、各メモリセル領域１６ａ、１６ｂから読み出される並列データを論理演算する演算部５６を備えたことを特徴とする。例文帳に追加

In this case, the circuit is provided with an arithmetic part 56 for logically operating the parallel data read of each memory cell 16a, 16b on the rest mode. - 特許庁