「CPU clock」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

With the power switch of the camera ON, respective circuits operate and while the voltage is boosted from 3V to 5V, the CPU 1 initially outputs a voltage boosting clock of ≤30 in duty ratio from the OUT terminal through software processing.例文帳に追加

カメラの電源スイッチをオンすることにより、各回路が動作を開始し、当初３Ｖから５Ｖに昇圧する間は、ＣＰＵ１はソフトウエア処理によりデューティ比３０パーセント以下の昇圧クロックをＯＵＴ端子から出力する。 - 特許庁

Meanwhile, if a user having low proficiency to the key operation and not having a large request to the operation response operates the cellphone terminal 1, the CPU 13 operates at a lower clock number, and thus the power consumption can be suppressed.例文帳に追加

他方、キー操作に対する習熟度が低く、操作レスポンスに対する要求が大きくないユーザが携帯電話端末１を操作する場合、低いクロック数でＣＰＵ１３が動作するため、消費電力量を抑えることができる。 - 特許庁

When the contents of a RAM 13 are evacuated to the external storage device 30 and shift to low power consumption mode, the clock signal CKL is selected with a mode selection signal PSM and is supplied to a CPU 11, and data transfer is performed.例文帳に追加

ＲＡＭ１３の内容を外部記憶装置３０へ退避して低消費電力モードに移行するとき、モード選択信号ＰＳＭでクロック信号ＣＫＬを選択してＣＰＵ１１に供給してデータ転送を行う。 - 特許庁

If an interruption generation circuit 6 judges that the detected delay time is longer than the time for one cycle of the output clock of the PLL circuit 1 by using the comparison result of the delay comparison circuit 5, outputs an interruption notification to a CPU 2.例文帳に追加

割り込み発生回路６は、遅延比較回路５の比較結果を用いて前記検出遅延時間がＰＬＬ回路１の出力クロックの１サイクル時間より長いと判断すると、割り込み通知をＣＰＵ２出力する。 - 特許庁

The non-contact medium 1 acts at an adjacent type mode, satisfying a requirement of a high security and high speed communication by acting a body at a high-speed action clock and operating a CPU 31 at usage time in the adjacent type system.例文帳に追加

非接触媒体１は近接型システムでの使用時には、本体を高速の動作クロックで動作させるとともにＣＰＵ３１を作動させて、高セキュリティ、高速通信の要求を満足させる近接型モードで動作する。 - 特許庁

The CPU 11 stores the time when the operation key is operated by the user in the count time information storage area 43 of the memory unit 41 every time when the user operates the operation key based on the time informed from the clock IC 21.例文帳に追加

ＣＰＵ１１は、時計ＩＣ２１から通知される時刻に基づいて、使用者が操作キーを操作する度に、操作キーが使用者により操作された時刻をメモリ部４１のカウント時刻情報記憶領域４３に記憶させる。 - 特許庁

An image processing circuit 4 multiplies a length magnification/reduction ratio outputted from a CPU with a pixel number counted from a read start pixel of an image read by the image sensor by each clock received by a clock control circuit to calculate a magnification/reduction parameter for each pixel, and a pixel counter 17 counts its integer part C.例文帳に追加

画像処理回路４は、クロック制御回路１６に入力されるクロック毎に、ＣＰＵから出力された長さ拡大／縮小比率と、イメージセンサによって読み取られた画像の読み取り開始ピクセルから数えたピクセル番号とを乗ずることにより、各ピクセル毎に拡大／縮小パラメータを算出し、その整数部分Ｃをピクセルカウンタ１７によって計数する。 - 特許庁

When the processing mode or the interrupt of the CPU 20 is detected in a frequency mode setting circuit 101, the frequency mode correspondent to the detected processing mode or interrupt is retrieved from the storage circuit 103, and a clock signal CLK of a prescribed frequency according to the retrieved frequency mode is generated in a clock generation circuit 102.例文帳に追加

周波数モード設定回路１０１においてＣＰＵ２０の処理モードや割り込みが検出されると、検出された処理モードや割り込みと対応づけられた周波数モードが記憶回路１０３から検索され、検索された周波数モードに応じた所定周波数のクロック信号ＣＬＫがクロック発生回路１０２において生成される。 - 特許庁

When a second random number updating method is selected among first and second random number updating methods in a random number circuit 103 built in a game controlling micro-processor together with a CPU, a selector 128 selects a random number generating clock signal S1 outputted from a clock signal output circuit 124 and outputs the signal to a counter 121.例文帳に追加

ＣＰＵとともに遊技制御用マイクロプロセッサに内蔵された乱数回路１０３において、第１及び第２の乱数更新方式のうちから第２の乱数更新方式が選択された場合、セレクタ１２８は、クロック信号出力回路１２４から出力された乱数発生用クロック信号Ｓ１を選択してカウンタ１２１に出力する。 - 特許庁

A frequency multiplication circuit 17 counts, by a counter data latch circuit, time equivalent to the period of a reference clock signal PREF on the basis of an oscillation signal RCK outputted from a ring oscillator, generates multiplication clock signals POUT from the counting data and multiplication number setting data by using DCO and supplies them to CPU 12, a memory 13 and a gate array 14.例文帳に追加

周波数逓倍回路１７は、リングオシレータより出力される発振信号ＲＣＫに基づいて、基準クロック信号ＰREF の周期に相当する時間をカウンタ・データラッチ回路によりカウントし、そのカウントデータと逓倍数設定データから逓倍クロック信号ＰOUT をＤＣＯにより生成して、ＣＰＵ１２，メモリ１３及びゲートアレイ１４に供給する。 - 特許庁

The finite state machine (22) performs a state transition through a handshake with the asynchronous CPU (10) in an interface with the asynchronous CPU (10) to control the access cycle and, on the other hand, performs a state transition synchronously with a global clock that is provided from the synchronous bus (30) in an interface with the synchronous bus (30) to control the access cycle.例文帳に追加

有限ステートマシン（２２）は、非同期ＣＰＵ（１０）とのインターフェースにおいては非同期ＣＰＵ（１０）とのハンドシェイクを通じて状態遷移することによりアクセス・サイクルを制御する一方で、同期バス（３０）とのインターフェースにおいては同期バス（３０）から供給されるグローバル・クロックに同期して状態遷移を行うことによりアクセス・サイクルを制御する。 - 特許庁

To further suppress power consumption required for the generation of a clock supplied to a peripheral function block by setting the frequency of a signal supplied to a frequency dividing circuit provided in the front stage of the peripheral function block in the low-power consumption mode state of a CPU lower than that in the general mode state of the CPU.例文帳に追加

ＣＰＵの低消費電力モード状態において、周辺機能ブロックの前段に設けられた分周回路に供給される信号の周波数を、ＣＰＵの通常モード状態における場合よりも低く設定でき、周辺機能ブロックに供給されるクロックを生成するために要する消費電力を従来より低く抑えることができる。 - 特許庁

In the sleep mode, a comparator compares a current time counted by a clock section in the RTC with the return time set to the setting register, when they are coincident, the comparator causes an interruption signal to the CPU to release the CPU from the sleep mode and the low power mode is restored to the normal mode under the control of the system control section.例文帳に追加

スリープモードにおいては、ＲＴＣ内部における時計部が計時する現在時刻と設定レジスタに設定された復帰時刻とをコンパレータによって比較し、一致した場合に、コンパレータがＣＰＵに対して割り込み信号を発生せて、スリープモードを解除し、システム制御部の制御によって低電力モードから通常モードに復帰させる。 - 特許庁

The performance information generator 100, especially the CPU 5 resetting the timer 8 continually during under performance, when it is interrupted by more than prescribed time (e.g. 10 seconds), i.e. a timer 8 counted longer than a prescribed time, the internal clock is set for time.例文帳に追加

演奏情報発生装置１００、特にＣＰＵ５は、演奏中はタイマ８をリセットし続け、演奏が所定時間（たとえば、１０秒間）以上途切れたとき、すなわちタイマ８が所定時間以上を計時したときに、内部時計を合わせる。 - 特許庁

In the debugging system 1 including a pin-saving type debugging tool 50 and a target system 10, the integrated circuit device 20 with the CPU built in and an oscillator 30 for generating and outputting digital clock are mounted on a board 40 of the target system 10.例文帳に追加

省ピン型のデバッグツール５０と、ターゲットシステム１０を含むデバッグシステム１であって、前記ターゲットシステム１０の基板４０には、ＣＰＵ内蔵の集積回路装置２０と、デジタルクロックを生成して出力する発信器３０が実装さる。 - 特許庁

To initialize an external circuit to which a signal is input from at least a function block, when a clock input to the function block is stopped in an integrated circuit including a CPU and the function block which outputs the signal to the outside.例文帳に追加

中央演算装置と外部へ信号を出力する機能ブロックとを備えた集積回路において、機能ブロックに入力されるクロックが停止される際には、少なくともその機能ブロックから信号が入力される外部回路を初期化すること。 - 特許庁

When instruction data included in the extracted data element are power saving power mode change command, a power is supplied only to a CPU 30, an RAM 32, an ROM 33, an EEPREOM 34 and an NDP 36, and the frequency of the operation clock is reduced by half.例文帳に追加

抽出したデータ成分に含まれる命令データが省電力モード変更コマンドの場合は、ＣＰＵ３０、ＲＡＭ３２、ＲＯＭ３３、ＥＥＰＲＯＭ３４、ＮＤＰ３６のみに電力を供給するとともに動作クロックの周波数を半分にする。 - 特許庁

Furthermore, the measurement unit 36 includes counters 58a-58d, which count the clock signal ck by each of four time-segments; and a CPU 52 and a personal computer 32 which test the encoder on the basis of count values d1-d4 which are counted by the counters 58a-58d.例文帳に追加

また計測ユニット３６は、前記４つの区間毎にクロックｃｋをカウンタ５８ａ〜５８ｄと、該カウンタ５８ａ〜５８ｄによってカウントされた計数値ｄ１〜ｄ４に基づいてエンコーダの検査を行うＣＰＵ５２及びパーソナルコンピュータ３２とを有する。 - 特許庁

With reference to the predetermined time, an operation process, such as division of an acquired counter value by the predetermined time, acquires an error of the clock frequency (or period) of the oscillation circuit driving the slave CPU, and corrects the error, thereby improving the accuracy thereof.例文帳に追加

予め決められた所定時間を基準とし、得られたカウンタ値を所定時間で除算する等の演算処理によって、スレーブＣＰＵを駆動する発振回路のクロック周波数（又は周期）の誤差を求め、補正することによりその精度を高める。 - 特許庁

An encoder period measuring portion 51 of an encoder period change correcting circuit 5 measures a starting edge space or an ending edge space of encoder signal in a clock unit from the CPU 1 as a period of the encoder signal, and outputs the encoder period signal.例文帳に追加

エンコーダ周期変動補正回路５のエンコーダ周期測定部５１はエンコーダ信号の立上がりエッジ間隔または立下がりエッジ間隔をＣＰＵ１からのクロック単位でエンコーダ信号の周期を測定し、エンコーダ周期信号を出力する。 - 特許庁

When the temperature of the CPU 1 becomes lower, the circuit 9 performs an operation switching the power supply voltage from a low voltage to a high voltage and next switches the clock frequency from a low frequency to a high frequency when a timer 13 counts up.例文帳に追加

ＣＰＵ１の温度が小になると、ＣＬＫ／電源制御回路９は、電源電圧を低電圧から高電圧に切り換える動作を行い、次いで、タイマ１３がカウントアップした時点でクロック周波数を低周波から高周波に切り換える。 - 特許庁

The camera 1 relating to the present invention comprises a lens group 10, an image recording CCD 11, an image display CCD 12, a TG circuit 17 for providing a clock signal to both the CCDs 11, 12, a mirror 18, a driving circuit 19, and a CPU 15 for setting an attitude of the mirror 18.例文帳に追加

本発明に係るカメラ１は、レンズ群10、画像記録用ＣＣＤ11、画像表示用ＣＣＤ12、両ＣＣＤ11、12にクロック信号を供給するＴＧ回路17、ミラー18、ミラー18の姿勢を設定する駆動回路19及びＣＰＵ15を具えている。 - 特許庁

When data from another party are received by a communication terminal 1 through a line 3, a line control part 4, a modem 5, and inputted to a main control part (CPU) 2, a current time of data reception is stored in an RAM 7 by an output fed from a clock part 13.例文帳に追加

相手先からのデータが回線３、回線制御部４、モデム５を通して通信端末装置１に受信されて主制御部（ＣＰＵ）２に入力されると、時計部１３からの出力でデータ受信の現在時刻をＲＡＭ７に記憶する。 - 特許庁

The CPU circuit 13 controls the frequency adjustment circuit 15 and the DQ adjustment circuit 17 to variously change the frequencies of a clock signal CLK input to an external memory 210 and the delay amount of a data signal DQ.例文帳に追加

ＣＰＵ回路１３は、周波数調整回路１５およびＤＱ調整回路１７を制御することにより、外部メモリ２１０に入力されるクロック信号ＣＬＫの周波数およびデータ信号ＤＱの遅延量を種々変化させる。 - 特許庁

A peripheral circuit B14 is configured to include the logic circuit such as the CPU or the DSP and is operated by the second clock signal whereby the power density of harmonic noise at a particular frequency can be lowered because no specifications of the frequency precision exist.例文帳に追加

周辺回路−Ｂ１４は、ＣＰＵやＤＳＰなどのロジック回路を含んで構成され、周波数精度の規定がないため、特定の周波数における高調波ノイズの電力密度を低くすることができる第２のクロック信号により動作する。 - 特許庁

The delay circuit 22 resets the delay time by the new delay time setting signal inputted from the CPU 24, and delays a trigger signal inputted from a trigger circuit 21 based on the set delay time, and outputs the signal to a clock transmitter 23.例文帳に追加

遅延回路２２は、ＣＰＵ２４から入力された新たな遅延設定信号により遅延時間を再設定し、トリガ回路２１から入力されるトリガ信号を設定した遅延時間に基づいて遅延させてクロック発信器２３に出力する。 - 特許庁

A CPU discriminates whether a mode is set to a long exposure mode or a compositing mode, depending on a level of a video signal from a DSP(digital signal processor) and stops an on-off circuit to stop supply of a clock to the circuit for the short-exposure video signal.例文帳に追加

ＤＳＰからの映像信号レベルにより、長露光モードか、合成モードかを判定し、長露光モード時には、短露光映像信号系の回路に供給されるクロックをＣＰＵがＯＮ／ＯＦＦ回路を停止することで供給させなくする。 - 特許庁

In the four-phase clock signal preparation system 1, according to a preset program 4, a CPU 3 outputs a signal when the count value of clock signals of an oscillator 2 by a counter 5 becomes a preset comparative value and corresponding to the output from this counter 5, pattern data stored in a memory 6 are selectively read out and outputted to an external interface 8 by a direct memory access controller 7.例文帳に追加

４相クロック信号作成システム１においては、ＣＰＵ３が予め設定されたプログラム４にしたがって、カウンタ５による発振子２のクロック信号のカウント値が予め設定された比較値になると出力し、このカウンタ５からの出力により、ダイレクトメモリアクセスコントローラ７がメモリ６に格納されているパターンデータを選択して読み出して、外部インターフェース８に出力する。 - 特許庁

In a network system where a main apparatus being attached with an interface unit can communicate with another apparatus through a network, a signal detecting section 7 monitors a packet signal for the main apparatus being filtered through a switching hub 10, and a clock control section 8 controls a clock frequency being fed to the CPU section 4 of the network interface unit to increase or decrease.例文帳に追加

インタフェース装置を装着可能な本体機器と他の機器がネットワークを介して通信可能なネットワークシステムにおいて、スイッチングハブ１０を介してフィルタリングされる本体機器に対するパケット信号を信号検出部７が監視して、クロック制御部８がネットワークインタフェース装置のＣＰＵ部４に供給するクロック周波数を上げ下げ制御する構成を特徴とする。 - 特許庁

When the reference clock can be acquired, a CPU 106 predictively calculates phase error information due to the secular change characteristic of the clock frequency from the VCO 104 by each period informed from a time count means 11 in advance on the basis of the phase error information outputted from a phase comparator 2, and stores a control voltage for correcting its phase error to a self-running DA setting memory 109.例文帳に追加

基準クロックが取得出来ている時、ＣＰＵ１０６は位相比較器２より出力される位相誤差情報より、予め計時手段１１０で通知される周期毎にＶＣＯ１０４のクロック周波数の経年変化特性による位相誤差情報を予測して算出し、その位相誤差を補正する制御電圧値を自走ＤＡ設定メモリ１０９に記憶する。 - 特許庁

The method and apparatus also comprise a step of generating a central processing unit (CPU) clock in the clock shaper logic unit based on the output of the free-running counter and the at least one input specifying the desired frequency by comparing a bit-reversed version of the output of the free-running counter with the at least one input specifying the desired frequency.例文帳に追加

該方法及び装置は、また、自走カウンタの出力と所望の周波数を特定する少なくとも一つの入力とに基づいて、自走カウンタの出力のビット反転されたものと所望の周波数を特定する少なくとも一つの入力とを比較することにより、クロック整形ロジック・ユニットにおいて中央処理装置（ＣＰＵ）クロックを生成するステップを備える。 - 特許庁

The CPU 94 includes: a frequency control means 97 for controlling a clock frequency to be inputted to the DC motor 91; and a paper-feeding start deciding means 98 for deciding the start of a paper feeding operation based on a ready signal outputted from the DC motor 91 when the clock frequency of the DC motor 91 and the rotation of the DC motor 91 are stabilized.例文帳に追加

そして、ＣＰＵ９４は、ＤＣモータ９１に入力するクロック周波数を制御する周波数制御手段９７と、ＤＣモータ９１のクロック周波数とＤＣモータ９１の回転が安定した時点でこのＤＣモータ９１から出力されるレディ信号とに基づき給紙動作の開始を判定する給紙開始判定手段９８と、を備える。 - 特許庁

A CPU reads appropriate data from a memory where data for adjustment for adjusting the non-overlap time of the two-phase clock signal are stored in accordance with sensor signals outputted by a temperature sensor and a voltage sensor for sensing the operation environment of a microcomputer and sets a delay time (d) by delay controlling parts 12a and 12b arranged in a two-phase clock single generating part 4.例文帳に追加

ＣＰＵは、マイクロコンピュータの動作環境をセンシングする温度センサ，電圧センサが出力したセンサ信号に応じて、二相クロック信号のノンオーバーラップ時間を調整するための調整用データが記憶されているメモリより適切なデータを読み出して、二相クロック信号生成部４に配置されているディレイ制御部１２ａ，１２ｂによって遅延時間ｄの設定を行う。 - 特許庁

To provide a control method and a control device of an electric power steering device for improving safety and reliability, by preventing erroneous operation of a plurality of control part cooperative operations, even when being different in an operation clock frequency of a system constituted of a plurality of control parts having a main control part (a CPU or an MCU) and a subordinate control part (a CPU or an MCU).例文帳に追加

主制御部（ＣＰＵ若しくはＭＣＵ）及び隷属制御部（ＣＰＵ若しくはＭＣＵ）を具備した複数の制御部で構成されるシステムの動作クロック周波数が相違していても、複数の制御部協調動作の誤作動を防止し、安全性及び信頼性を向上した電動パワーステアリング装置の制御方法及び制御装置を提供する。 - 特許庁

To provide a data processor, a data processor control method, and a data processor control program which can change the frequency of the clock signal of a CPU incorporated in the data processor into various frequencies without impairing the performance of the data processor.例文帳に追加

データ処理装置の性能を損なうことなく、データ処理装置に内蔵されるＣＰＵのクロック信号の周波数を種々の周波数に変えることを可能とするデータ処理装置、データ処理装置制御方法、データ処理装置制御プログラムを提供する。 - 特許庁

To provide a memory controller capable of accurately transmitting even a control signal generating corruption due to influence of a load capacity to a memory device transmitting/receiving data to/from a CPU by controlling transmission timing of a control signal synchronized with a synchronized clock.例文帳に追加

ＣＰＵとデータの送受信を行うメモリ装置に対し、同期クロックに同期した制御信号の送信タイミングを制御することで、負荷容量の影響によってなまりの発生した制御信号でも正確に伝達可能なメモリ制御装置を提供する。 - 特許庁

To attain flow rate integration processing in a low frequency clock CPU driven by a battery with low power consumption and high precision without operating any miss count even when the frequencies of a flow rate signal are made high.例文帳に追加

ＭＲ素子を利用した電子式流量計において、電池駆動の低周波クロックＣＰＵでの流量積算処理を流量信号の周波数が高くなってもミスカウントをおこなうことなく、低消費電力で高精度な流量積算処理が行えるようにする。 - 特許庁

In the temperature recording device 1, a sensor measuring a temperature in the storage house every predetermined time, a clock part, a memory storing temperature measurement results along with information such as time, an interface part carrying out communication with a temperature checker, and a CPU are included in a button battery type body 2.例文帳に追加

温度記録装置１は、貯蔵庫内の温度を所定時間毎に測定するセンサ、時計部、温度測定結果を時刻等の情報とともに格納するメモリ、温度チェッカーとの通信を行うインターフェース部、およびＣＰＵを、ボタン電池型の本体２に内蔵する。 - 特許庁

When the remaining value is below the stipulated value, operation mode of the camera is switched automatically to power saving mode to give top priority to ensure the quantity of images taken by, for example, increasing the frequency of the operating clock of the CPU.例文帳に追加

そして、バッテリ残量が規定値を下回っていれば、たとえばＣＰＵの動作クロックの周波数を低下させる等、この電子カメラの動作モードを、撮影枚数の確保を最優先とすべく消費電力を抑えるための省電力モードに自動的に切り替える。 - 特許庁

Also by the system CPU 11, the data reproducing time is recognized from the managing information being recorded on the disk, and the calculation is executed by using the information from the clock part, then the preliminarily announced time for the finish of reproduction is displayed on a monitor part 7 or a panel display part 16.例文帳に追加

またシステムＣＰＵ１１は，ディスクに記録されている管理用の情報からデータ再生時間を認識して、時計部からの情報を用いて計算を行い、再生終了予告時刻をモニタ部７あるいはパネル表示部１６に表示する。 - 特許庁

To provide a semiconductor integrated circuit which can determine an accurate sleep period in a microcomputer including a start timer which operates on the basis of a low-speed clock having large frequency dispersion generated by a CR oscillation circuit during the sleep state of a CPU.例文帳に追加

ＣＰＵのスリープ状態時に、ＣＲ発振回路が生成する低速且つ周波数ばらつきの大きいクロックに基づき動作する起動タイマを備えるマイクロコンピュータにおいて、正確なスリープ期間を判定することができる半導体集積回路を提供する。 - 特許庁

A sleep control part 26 turns off an RF circuit 10, a fast clock 20, etc., by the commands given from a CPU 28 to shift them to sleep states and then wakes up them in each prescribed cycle, to intermittently confirm the presence or absence of incoming.例文帳に追加

スリープ制御部２６は、ＣＰＵ２８からの指令によりＲＦ回路１０や高速クロック２０等をオフにしてスリープ状態に移行し、所定の周期でこれらをＷａｋｅＵｐして受信可能状態とし間欠的に着信の有無を確認する。 - 特許庁

A CPU 1 when receiving the signal enters a data reception mode, and an amplifying and smoothing block 21 amplifies and smoothes the signals received by the antenna block 11 and converts it into data for rewriting according to the reference clock, thereby rewriting a program or data stored in a memory core 4.例文帳に追加

ＣＰＵ１は、信号を受信したときにデータ受信モードとし、アンテナブロック１１で受信した信号を増幅平滑ブロック１２で増幅平滑し、基準クロックに基づき書換用データに変換し、メモリコア４に格納されているプログラム又はデータと書き換える。 - 特許庁

When the information acquisition time registered in the nonvolatile memory 5 comes based on a time obtained from a clock section 2a, the CPU 4 accesses an information service center specified by the registered information acquisition address to acquire information and stores the acquisition information to the nonvolatile memory 5.例文帳に追加

計時部２ａにより得られる時刻に基づいて、ＣＰＵ４は、不揮発メモリ５に登録された情報取得時刻になると、登録された情報取得アドレスにより特定される情報サービスセンタにアクセスして情報を取得し、取得情報を不揮発メモリ５に格納する。 - 特許庁

To easily match processing speed of an image forming device and paper feeding speed of a paper feeding unit without relying on a CPU or the like when distributing the paper feeding unit as an extension unit and compose a control clock supplying device or the like by a simple circuit.例文帳に追加

当該給紙ユニットを増設ユニットとして流通させる場合に、画像形成装置のプロセス速度と給紙ユニットの紙送り速度とをＣＰＵ等に依存することなく簡単に整合できるようにすると共に、制御クロック供給装置等を簡単な回路により構成できるようにする。 - 特許庁