「Cell Line」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

To provide a light transmission type solar cell module that is excellent in design property and is used for a sun roof mounted on a car by blinding a transmission line of light except a see-through line with a simple structure and method.例文帳に追加

シースルーライン以外の光を透過するラインを、簡単な構造及び方法で目隠しすることで、デザイン性に優れ、かつ、車載用のサンルーフとしても使用することのできる光透過型太陽電池モジュールを提供する。 - 特許庁

A memory macro 1 has a memory-cell array 2 containing a plurality of memory cells 3, complementary digit-line pair DTj and DBj connected to the memory cells 3 and a column system peripheral circuit 6 connected to the complementary digit-line pair DTj and DBj.例文帳に追加

メモリマクロ１は、複数のメモリセル３を含むメモリセルアレイ２と、メモリセル３に接続された相補デジット線対ＤＴｊ、ＤＢｊと、相補デジット線対ＤＴｊ、ＤＢｊに接続されたカラム系周辺回路６とを備えている。 - 特許庁

The multiport RAM cell writing circuit is provided with a first field-effect transistor (FET) whose gate is connected to a first port nonwriting bit line, and a second FET whose gate is connected to a first port writing word line.例文帳に追加

マルチポートＲＡＭセルのＲＡＭセル書き込み回路は、第１のポート非書き込みビット線にゲートが接続された第１の電界効果トランジスタ（ＦＥＴ）と、第１のポート書き込みワード線にゲートが接続された第２のＦＥＴと、を備える。 - 特許庁

The nonvolatile semiconductor memory device 1B includes a memory plane 110 of which the plurality of memory cells are arrayed in a bit line direction B and a word line direction W and also a memory cell objective for control is specified by a row decoder 101 and a column decoder.例文帳に追加

不揮発性半導体記憶装置１Ｂは、ビット線方向Ｂ及びワード線方向Ｗに複数のメモリセルが配列され、ロウデコーダ１０１及びカラムデコーダによって制御対象メモリセルが指定されるメモリプレーン１１０を有する。 - 特許庁

To secure a sufficient data holding time by shortening a period in which a bit line BL and a reference bit line ZBL are kept at a L level in a semiconductor memory provided with a memory cell storing data.例文帳に追加

本発明はデータを記憶するメモリセルを備える半導体記憶装置に関し、ビット線ＢＬやリファレンスビット線ＺＢＬがＬレベルに維持される期間を短縮することで十分なデータ保持時間を確保することを目的とする。 - 特許庁

Because the threshold voltage Vth of the memory cell S is raised when the writing is performed, the writing is finished when the voltage of the word line is further raised to a voltage of the word line (dependent on the writing level) where the writing completes.例文帳に追加

書き込みが行われると、メモリセルＳのしきい値電圧Ｖｔｈが上昇するので、さらにワード線の電圧を上げて書き込みが終了となるワード線電圧（書き込みレベルよる）となったところで書き込みを終了する。 - 特許庁

Therefore, for each memory cell transistor, a depletion layer arises between the drain region and the channel region when the drain line is activated, but when the drain line is in high impedance, the depletion layer right below the drain region does not reach the channel region.例文帳に追加

このため、各メモリセルトランジスタは、ドレイン線が活性化されたときはドレイン領域−チャネル領域間に空乏層が発生するが、ドレイン線がハイインピーダンス状態のときはドレイン領域直下の空乏層がチャネル領域に達しない。 - 特許庁

The ferroelectric memory device is provided with one access transistor operated by a word line enable signal, and at least one memory cell constituted of one ferroelecric capacitor connected between a bit line and the access transistor.例文帳に追加

強誘電体メモリ装置において、ワードラインイネーブル信号により動作される一つのアクセストランジスタ、及び、ビットラインと前記アクセストランジスタとの間に連結される一つの強誘電体キャパシタからなるメモリセルを少なくとも一つ具備する。 - 特許庁

To provide a NAND flash memory device and a method of programming the same which are capable of rising a boosting level of a channel by isolating each source line of a flash memory cell block and controlling the each source line per block.例文帳に追加

フラッシュメモリセルブロックそれぞれのソースラインを分離し、それぞれのソースラインをブロック単位で制御することにより、チャンネルのブーストレベルを上昇させることが可能なＮＡＮＤフラッシュメモリ素子及びそのプログラム方法を提供する。 - 特許庁

Screen IDs are first arranged to line and column headers respectively based on prepared screen transition information, a table in which the number of transition patterns to define one of the line and column header as a transition origin and the other as a transition destination is arranged is generated in a cell.例文帳に追加

まず事前準備した画面遷移情報をもとに、画面ＩＤを行列見出しそれぞれに配し、セル中には行列見出しの一方を遷移元、他方を遷移先とする遷移パターン数を配した表を生成する。 - 特許庁

The scanning line 10, a data line 20, the pixel electrode 55 and the pixel transistor 51 can be driven by using the electric power generated by an incident light such as environmental light, backlight by way of the solar cell 80.例文帳に追加

太陽電池セル８０により、環境光やバックライト光などの入射光から電力を発生させて、この発生した電力を利用して、走査線１０、データ線２０、画素電極５５、および画素トランジスタ５１を駆動できる。 - 特許庁

Thus, a control blocking valve 9 fitted on a temperature raising line 8 is controlled to be open at the same time as the fuel cell power generation system starts, and gas in the middle of reforming is introduced to a reformer burner 4 through the temperature raising line 8.例文帳に追加

そこで、昇温ライン８に設置した制御遮断弁９を、燃料電池発電システムが起動すると同時に開栓するよう制御し、改質途中のガスを昇温ライン８を通じて改質器バーナ４に導入する。 - 特許庁

To provide a semiconductor memory device which enables to construct a hierarchical input/output line structure regardless of the number of sub-arrays, to reduce a chip size, and to retain the continuity among a memory cell array, a bit line sense amplifier, and a column decoder.例文帳に追加

サブアレイの数に関係なく階層型入出力ライン構造を構成でき、チップサイズを小さくすることができ、しかもメモリセルアレイ、ビットラインセンス増幅器およびカラムデコーダの連続性を保持できる半導体メモリ装置を提供する。 - 特許庁

To provide a production system capable of easily and efficiently supporting a change in line configuration while keeping high degrees of freedom in line layout of cells, and a general-purpose cell used in the production system.例文帳に追加

セルによるラインレイアウトの自由度を高く維持しつつ、ライン構成の変更等に際しても容易、且つ高能率に対応することのできる生産システム、及び該生産システムに用いられる生産システム用汎用セルを提供する。 - 特許庁

In order to secure a current to flow in the bit line BL [i] connected to the drain of the twin memory cell (i), the gate voltage BS0 of a bit line selection transistor 217A arranged at half way is set to 4.5 V being high voltage.例文帳に追加

このとき、ツインメモリセル（ｉ）のドレインに接続されたビット線ＢＬ［ｉ］に流れる電流を確保するために、その途中にあるビット線選択トランジスタ２１７Ａのゲート電圧ＢＳ０を高電圧である４．５Ｖに設定する。 - 特許庁

The semiconductor storage device uses a dummy word line which is a dummy wiring necessary for manufacturing a memory cell section for reinforcement and compensation of the power source during operation, as a power supply wiring, for a power source line which supplies power to a sense amplifier circuit.例文帳に追加

センスアンプ回路に電源を供給する電源ラインに、動作時の電源補強補償用として、メモリセル部の製造プロセス上必要なダミー配線であるダミーワード線を、電源供給配線として用いる半導体記憶装置。 - 特許庁

To provide a ferroelectrics memory cell and an FeRAM element using the same which can improve further its integration density by the structure of its bit-line separated from its active region and has its bit-line structure comprising a depletion type transistor.例文帳に追加

ビットラインと活性領域とが分離された構造より集積度をさらに向上させることのできる、空乏形トランジスタからなるビットライン構造を有する強誘電体メモリセル及びそれを用いたＦｅＲＡＭ素子を提供する。 - 特許庁

A recording surface 20 and an original image (unillustrated) are cut by a plurality of slicing surfaces having a pitch Cv and each cell arrangement line f(i) and each image contour line on the original image side obtained by the cutting by means of the same slicing surface are allowed to correspond to each other.例文帳に追加

記録面２０と原画像（図示せず）とを、ピッチＣｖをもった複数のスライス面で切断し、同一スライス面による切断によって得られたセル配置線ｆ（ｉ）と原画像側の画像輪郭線とを対応させる。 - 特許庁

By completing data line charging at an early stage, a time from the data reading start until a passing current difference of the data line reaches a level corresponding to stored data of the selection memory cell is shortened to be able to accelerate data reading.例文帳に追加

データ線の充電を早期に完了することにより、データ読出開始から、データ線の通過電流差が選択メモリセルの記憶データに応じたレベルへ到達するまでの時間を短縮し、データ読出を高速化することができる。 - 特許庁

A memory cell which makes contents address possible comprises a first memory transistor Q1 and a first select-transistor S1 cascade-connected between a word line WL and a match line ML, and a second memory transistor Q2 and a second select-transistor S2.例文帳に追加

内容アドレス可能メモリセル内に、ワード線ＷＬとマッチ線ＭＬとの間に縦続接続された第１メモリトランジスタＱ１および第１セレクトトランジスタＳ１と、第２メモリトランジスタＱ２および第２セレクトトランジスタＳ２とを含む。 - 特許庁

The critical voltage of the sensing transistor is lower than a voltage applied to a read bit line connected to a memory cell transistor to be read, and higher than a voltage obtained by reducing a predetermined voltage from the voltage applied to the read bit line.例文帳に追加

センシングトランジスタの臨界電圧は、読み出し対象メモリセルトランジスタに連結される読み出しビットラインに印加される電圧より低く、読み出しビットラインに印加される電圧から所定の電圧を減算した電圧より高い。 - 特許庁

The invention comprises magnetic memory means comprising an MTJ cell 42, a transistor, and a bit line 44, and magnetic field generating means which is provided on the exterior of the magnetic memory means and which is for generating a global magnetic field in parallel with a bit line toward the magnetic memory means.例文帳に追加

ＭＴＪセル４２、トランジスタ、及びビットライン４４を備える磁気メモリ手段と、磁気メモリ手段の外部に備えられ、磁気メモリ手段に向かってビットラインに平行したグローバル磁場を発生させる磁場発生手段と、を備える。 - 特許庁

The buffering element and the line termination element interact in such a way that the line termination element adjusts a cell input/output rate of the buffering element to bandwidth related conditions of the network termination elements, or vice versa.例文帳に追加

バッファリングエレメントと回線終端エレメントが対話して、回線終端エレメントが、バッファリングエレメントのセル入出力レートを、ネットワーク終端エレメントの帯域幅に関連する状態に調整し、あるいはその逆の調整をする。 - 特許庁

To improve the allocation efficiency of cell bands in a transmission line among a plurality of optical network units (ONUs) and a subscriber line terminal (SLT) in an ATM-PON communication system while respecting a contract parameter.例文帳に追加

ＡＴＭ−ＰＯＮ通信システムにおいて、複数の端末装置（ＯＮＵ）と加入者線終端装置（ＳＬＴ）との間の伝送路におけるセルの帯域割当て効率を、契約パラメータを遵守しつつ、向上させることを目的とする。 - 特許庁

Since the source lines are arrange independently, corresponding to the unit memory cell arrays and driven independently by the word line driver, drive load of the source line can be reduced by the NAND-type flash memory device, using low power source voltage.例文帳に追加

ソースラインが単位メモリセルアレイに対応して独立的に配置され、ワードラインドライバによって独立的に駆動されるので、低電源電圧を採択するＮＡＮＤ型フラッシュメモリ装置で、ソースラインの駆動負荷を減少させ得る。 - 特許庁

A NAND cell is constituted by connecting a plurality of memory transistors in series, connecting one end to a bit line BL through a gate transistor SG2, and connecting the other end to a common source line SL through a selection gate transistor SG2.例文帳に追加

メモリトランジスタが複数個直列接続され、一端が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに、他端が選択ゲートトランジスタＳＧ２を介して共通ソース線ＳＬに接続されてＮＡＮＤセルが構成される。 - 特許庁

To provide a charging control apparatus which, when a cell voltage is detected by measuring the voltage across both ends of a bypass section which is connected in parallel with a cell battery selectively and passes a bypass current, can detect an accurate cell voltage even when a voltage drop occurs owing to the impedance of a voltage measuring line connecting the cell battery and the bypass section resulting from the passage of a current through the bypass section.例文帳に追加

セル電池に並列に選択的に接続されバイパス電流を流すバイパス部の両端の電圧を計測してセル電圧を検出する際に、バイパス部に電流が流れることにより、セル電池とバイパス部とを結ぶ電圧計測ラインのインピーダンスにより電圧降下分が生じる場合においても、正確なセル電圧を検出することができる充電制御装置を提供する。 - 特許庁

The fuel cell generating system comprises a fuel cell generating device 10 which generates power to a generating body by making react electrochemically a prescribed fuel such as hydrogen and methanol with air and a loading equipment 20 which is connected to the fuel cell generating device 10 through a prescribed electric light line 30 for supplying the power generated by the fuel cell generating device.例文帳に追加

燃料電池発電システムは、水素やメタノール等の所定の燃料と空気とを電気化学的に反応させて発電体に電力を発生させる燃料電池発電装置１０と、この燃料電池発電装置によって発電された電力を供給するための所定の電灯線３０を介して当該燃料電池発電装置１０と接続された負荷機器２０とを備える。 - 特許庁

Also, it includes an X-decoder 430 selecting a word line and a Y-decoder 440 providing a path for input/output data in the selected memory cell, and the selected memory cell is programmed by using a program voltage corresponding to the applicable program verifying voltage in accordance with the control signal from the cell characteristic inspection circuit 450.例文帳に追加

そして、ワード線を選択するXデコーダ４３０と、選択したメモリセルのデータを入出力するための経路を提供するYデコーダ４４０を有し、セル特性検査回路４５０からの制御信号で選択したメモリセルを該当プログラム検証電圧に対応するプログラム電圧を用いてプログラムする。 - 特許庁

This semiconductor memory device has the memory cell arrays divided into plural blocks BLK0 to BLK11 relating to line addresses X0 to X12 and is so constituted that continuous address spaces are allocated to the respective lines of the memory cell arrays over the plural blocks and that the memory cell arrays are partially activated with the blocks described above as units.例文帳に追加

行アドレスＸ０〜Ｘ１２に関して複数のブロックＢＬＫ０〜ＢＬＫ１１に分割されたメモリセルアレイを有し、前記複数のブロックにわたって前記メモリセルアレイの各行に連続したアドレス空間が割り付けられると共に、前記ブロックを単位として前記メモリセルアレイが部分的に活性化されるように構成される。 - 特許庁

The diffraction grating pattern 5 is provided with: a first cell 10 in which a blazed grating 11 of diffracting incident light Li in the specified direction is formed on substrate surface; and a second cell 20 in which a blazed grating 21 having the grating line direction different from that of the blazed grating 11 of the first cell 10 by about 180° is formed.例文帳に追加

回折格子パターン５は、基材表面に、入射光Ｌｉを特定方向に回折するブレーズド格子１１が形成された第１セル１０と、第１セル１０のブレーズド格子１１とは、格子線方向が略１８０度異なるブレーズド格子２１が形成された第２セル２０とを備えている。 - 特許庁

The method for producing the protein modified after translated in the cell-free protein-synthesizing system comprises preparing a cell lysate from the cultured cells of an immortalized mammal cell line having an enhanced ability to secrete protein and adding an mRNA encoding a glycoprotein to the lysate.例文帳に追加

増強されたタンパク質分泌能を有する不死化哺乳動物細胞株の培養細胞から細胞抽出液を調製し、前記抽出液に糖タンパク質をコードするｍＲＮＡを添加することを特徴とする無細胞タンパク質合成系において翻訳後修飾されたタンパク質を製造する。 - 特許庁

The processed gas reforming mechanism is equipped with an electrolytic cell 1 equipped with a solid high polymer electrolyte film P, a means to supply water to the electrolytic cell 1, and piping 2a and 2b which can supply, while discharging separately, hydrogen and oxygen which is electrolyzed and generated by the electrolytic cell 1 to the processed gas reforming line.例文帳に追加

固体高分子電解質膜Ｐを備えた電解セル１と、この電解セル１に水を供給する手段と、電解セル１により電解されて生成した水素および酸素を個別に排出して被処理ガス改質ラインに供給可能な配管２ａ，２ｂとを有する被処理ガス改質機構。 - 特許庁

When reduction of drain voltage is caused in the center of a memory cell array 101 due to voltage drop in bit lines B0 to B4, a voltage correcting circuit 102 correcting gate voltage applied to the memory cells 103a, 103b in accordance with a position of a memory cell is arranged between the memory cell array 101 and a word line driving circuit 104.例文帳に追加

ビット線Ｂ０〜Ｂ４における電圧降下によりメモリセルアレイ１０１の中央でドレイン電圧の低下が発生する場合、メモリセル１０３ａ，１０３ｂに印加するゲート電圧をメモリセル位置に応じて補正する電圧補正回路１０２を、メモリセルアレイ１０１とワード線駆動回路１０４との間に介在させる。 - 特許庁

The programming method of a nonvolatile memory device includes: a step of executing a plurality of programming loops in a memory cell in a memory cell array; and a step of changing program inhibit voltage applied to a bit line of a memory cell in which programming is completed when a plurality of programming loops are executed.例文帳に追加

本発明の実施形態に係る不揮発性メモリ装置のプログラミング方法は、メモリセルアレイ内のメモリセルにおいて複数のプログラミングループを実行する段階と、複数のプログラミングループを実行する時、プログラミングが完了されたメモリセルのビットラインに印加するプログラム禁止電圧を変更する段階とを含む。 - 特許庁

Each storage site within the memory cell is separately programmed and read by application of voltages to the selected cell through the selected word line, whereas the unselected word lines are used to pass drain and source voltages to the selected cell from upper and lower column voltages.例文帳に追加

メモリ・セルの中の各々の記憶サイトは、選択されたワード線を介して、選択されたセルへ電圧を印加することによって別々にプログラムされ、また読み出されるのに対して、選択されないワード線は、上部及び下部の列電圧から、選択されたセルへ、ドレイン及びソース電圧を通すために使用される。 - 特許庁

A screen processing section 5 of an image forming apparatus 1 applies curve processing to straight line part within a prescribed range from each threshold value in a threshold function set to each cell element so as to provide a region in duplicate with a threshold function of other cell elements, thereby smoothly switching the threshold value function for each cell element.例文帳に追加

画像形成装置１では、スクリーン処理部５において、各セル要素に設定された閾値関数において、各閾値から所定範囲内の直線部分を曲線化し、他のセル要素の閾値関数との間に重複する領域を設けることにより、セル要素毎の閾値関数の切替を円滑に行う。 - 特許庁

This device has decoder 35 and 36, which select a word line connected to an object memory cell to be erased and supply an erasure voltage and data latching circuits 33 which accumulate data to be written to the erased memory cell and, in particular, the number of memory cell to be erased at a time is made to correspond to the number of pieces of data stored in the data latching circuits.例文帳に追加

消去対象とするメモリセルに接続されているワード線を選択し、消去電圧を供給するデコーダ３５，３６と、消去されたメモリセルに書き込まれるべきデータを蓄積する複数のデータラッチ回路３３を有し、特にデータラッチ回路に記憶されたデータと一度に消去されるメモリセルの数を対応させる。 - 特許庁

The drivers 14, 15 alternatively drive the memory cell, and are constituted so that a potential having a reverse code to a potential being impressed on the gate of the selection gate transistor in the memory cell becoming the read-out object is impressed on the source line connected to the memory cell becoming the read-out object, at the read-out operation.例文帳に追加

上記ドライバ１４，１５は、メモリセルを選択的に駆動し、読み出し時に、読み出しの対象となるメモリセルに接続されているソース線に、上記読み出しの対象となるメモリセル中の上記選択ゲートトランジスタのゲートに印加されている電位とは逆符号の電位を印加するように構成されている。 - 特許庁

For example, one of the bit lines 13 laid in a column direction is made a reference bit line RBL in the memory cell array 10 with anti-fuse elements 11 arranged in a grid pattern.例文帳に追加

たとえば、アンチヒューズ素子１１が格子状に配置されたメモリセルアレイ１０の、列方向に敷設されたビット線１３のうちの１本を参照ビット線ＲＢＬとする。 - 特許庁

Moreover, a first switch group 54 connected to a power supply line LA, to which the positive terminal of the fuel cell FC is connected, is made up of one-way switches SAa-SAc.例文帳に追加

また、燃料電池ＦＣの正極端子が接続される電源ラインＬＡに接続される第１のスイッチ群５４は、片方向性スイッチＳＡａ〜ＳＡｃで構成される。 - 特許庁

Thus, the production line according to the production plan is automatically structured through an individual delivery command transmitted by a communication device to the traveling carrier of each cell S.例文帳に追加

そして、通信装置によるそれら各セルＳの走行台車に対する各別の配送指令の送信を通じて生産計画に応じた生産ラインを自動構成する。 - 特許庁

In a word line drive power source circuit 10, a potential of a point A in a monitor circuit 12 reflects a potential of a 'High' side (node C2) of a SRAM cell 60.例文帳に追加

ワード線駆動電源回路１０においては、モニタ回路１２におけるＡ点の電位が、ＳＲＡＭセル６０の“Ｈｉｇｈ”側（節点Ｃ２）の電位を反映している。 - 特許庁

A cell line which can stably express chicken LIF protein is acquired, and the protein is smoothly isolated, purified and subsequently mass-produced.例文帳に追加

ニワトリＬＩＦタンパク質を安定に発現する細胞株を取得して、当該タンパク質を首尾よく単離および精製し、さらに当該タンパク質を大量生産する。 - 特許庁

At the division for each cell, the second substrate 2 is divided completely along a division line 6b and the prescribed thickness of the first substrate 1 is left uncut in order to break off later.例文帳に追加

セル毎の分断に際しては第２基板２を分断ライン６ｂにて完全に分断し、第１基板１は後に折り取るべく所定厚みだけ切り残しておく。 - 特許庁