「Cell Line」に関連した英語例文の一覧と使い方(39ページ目) - Weblio英語例文検索

When the zoom position is located within a display cell 58 on a vertical center line of the index 13, fonts 41 to 44 and a font 36 are arranged in the display cells 58 and 73.例文帳に追加

ズーム位置がインデックス１３の縦中心線上表示のセル５８内に位置するときは、表示セル５８，７３にフォント４１〜４４及びフォント３６を配置する。 - 特許庁

A document picture is read, an area surrounded by a ruled line on a document is extracted as a cell area (S201, S202), a tag character area is extracted within the extracted cell area (S203) and a tag character in the area is recognized (S204).例文帳に追加

原稿画像を読み込み、原稿上の罫線で囲まれた領域をセル領域として抽出し（Ｓ２０１、Ｓ２０２）、抽出したセル領域内においてタグ文字領域を抽出し（Ｓ２０４）、その領域にあるタグ文字の認識を行う（Ｓ２０４）。 - 特許庁

A device for storing data has an automatic data confirming circuit which is connected to a page buffer and a bit line, also the circuit is provided with a confirmation logic comprising a sense latch connected to a floating gate cell in a bit latch and a memory array, and reads memory data from the cell.例文帳に追加

データ記憶用装置は、自動データ確認回路を有し、この回路はページバッファとビットラインに接続されていて、また、ビットラッチとメモリアレイ内のフローテングゲートセルとに接続されたセンスラッチを含む確認論理があって、該セルからメモリデータを読取る。 - 特許庁

Upon the receipt of an all DSL line maximum speed setting information signal 116, an ATM cell multiplexer section 13 decides a transmission rate of first to n-th ATM cell transmission request signals 117-1 to 117-n on the basis of the signal 116.例文帳に追加

ＡＴＭセル多重部１３は全ＤＳＬライン最大速度設定情報信号１１６を受信すると、そのデータを基に第１番目〜第ｎ番目ＡＴＭセル送出要求信号１１７−１〜１１７の送出割合を決める。 - 特許庁

Lower edge supporting rolls to support a lower edge of the LC cell substrate 1 and pairs of principal surface supporting rolls to support both principal surfaces of the LC cell substrate 1 are installed with specified pitches extending over a full length of the standing conveyance line 50.例文帳に追加

この起立搬送ライン５０は、その全長にわたって、液晶セル基板１の下端辺を支持する下端辺支持ローラと、液晶セル基板１の両主表面を支持する１対の主表面支持ローラとが、所定のピッチで配設されている。 - 特許庁

For an assembly operation, a vacant automated guided vehicle 4 travels in an assembly line 8 down to the front of an assembly/disassembly common cell 7, and parts in a part storing tray 3 in the assembly/disassembly common cell 7 are assembled on the automated guided vehicle 4.例文帳に追加

組立て時には、何も積載していない無人搬送車４が組立ライン８を走行し、組立／分解共用セル７の前に来ると、その組立／分解共用セル７内の部品収納トレイ３の部品を無人搬送車４上で組み立てる。 - 特許庁

With the application of the bias magnetic field, a data-line voltage difference between before and after the change of electric resistance of the selection memory cell by polarity according to a stored data level is amplified by a sense amplifier, and thus data reading is performed by only accessing the selection memory cell.例文帳に追加

バイアス磁界の印加によって、選択メモリセルの電気抵抗が記憶データレベルに応じた極性で変化する前後のデータ線電圧差をセンスアンプで増幅することによって、選択メモリセルへのアクセスのみでデータ読出が実行される。 - 特許庁

A gas inlet 24 through which a gas to be tested is introduced into a cell chamber 23 and a collector electrode 22 protruding into the cell chamber 23 are disposed in a such a positional relationship that a line extending from the central axis of the gas inlet 24 does not intersect with the collector 22.例文帳に追加

セル室２３に被検ガスを導入するガス導入孔２４の中心軸の延長線がセル室２３内に向けて突設されたコレクタ電極２２と交わることのない関係位置にガス導入孔２４とコレクタ電極２２とを配設する。 - 特許庁

The group of the cells is obtained by transfecting embryonic stem cells, introducing a marker gene which can select a specific cell line formed by differentiation of the stem cells out of other cell lines into the stem cells, differentiating the stem cells, and selecting the stem cells based on the marker gene.例文帳に追加

この細胞集団は、胚幹細胞をトランスフェクションして、幹細胞の分化により生ずる特定の細胞系列を他の細胞系列から選択し得るマーカー遺伝子を導入し、幹細胞を分化させマーカー遺伝子に基づいて選択される。 - 特許庁

One of a pair of the first write line drivers connected to both ends of at least one of first write lines is located outside the upper end or the lower end of the memory cell array, while the other is located outside the left end or the right end of the memory cell array.例文帳に追加

少なくとも１つの第１書き込み線の両端に接続された１対の第１書き込み線ドライバの一方はメモリセルアレイの上端外側または下端外側に位置し、他方はメモリセルアレイの左端外側または右端外側に位置する。 - 特許庁

A word line keeper circuit 13 added so as to reduce power consumption during stand-by by executing power supply separation between the memory cell array part 10 of SRAM Macro and a peripheral circuit part, is formed by commonly using a dummy element in the dummy element area 14 of the memory cell array part.例文帳に追加

SRAM Macroのメモリセルアレイ部１０と周辺回路部との電源分離を実施して待機時の消費電力を削減するために付加するワード線キーパー回路１３を、メモリセルアレイ部のダミー素子領域１４のダミー素子を共用して形成する。 - 特許庁

A cell corresponding to a letter and a lettering image and the like requiring a high ink concentration is formed with an AM screen, while a cell corresponding to a photo image and a fine line expressed in graduation is formed with an FM screen on one roll.例文帳に追加

１本のロールに対して、濃いインキ濃度が必要な文字及びレタリング画像等に対応するセルについてはＡＭスクリーンで形成され、グラデーションで表現される写真画像及び細い線のセルについてはＦＭスクリーンで形成されている。 - 特許庁

And the column selecting section 27 selects one memory cell column in a first mode, and connects a bit line BL or BL# connected to one selecting memory cell and reference data lines DLr0, DLr1 connected to the dummy memory cells to a data read-out circuit 60.例文帳に追加

列選択部２７は、第１のモードでは、１つのメモリセル列を選択して、１個の選択メモリセルと接続されたビット線ＢＬまたはＢＬ♯と、ダミーメモリセルと接続された参照データ線ＤＬｒ０，ＤＬｒ１をデータ読出回路６０と接続する。 - 特許庁

To provide a method for screening an endoplasmic reticulum stress-related substance by which the substance related to the endoplasmic reticulum stress can readily and precisely be judged by utilizing an easily available cell line having a high reproduction rate, and to provide a cell-evaluating chip.例文帳に追加

入手が容易で増殖率が高い細胞系を利用して小胞体ストレスに関与する物質を簡便且つ的確に判別することが可能な小胞体ストレス関与物質のスクリーニング方法及び細胞評価チップを提供する。 - 特許庁

For this, the electric potential of a virtual power supply line VA connecting between the logic circuit 20 and the switch circuit 30 varies chiefly in response to an operation state of the logic circuit part 20 in the same cell, and is unlikely to be influenced by an operation state of another logic cell.例文帳に追加

そのため、論理回路部２０とスイッチ回路３０とを接続する仮想電源ラインＶＡの電位は、主として同一セル内の論理回路部２０の動作状態に応じて変動し、他の論理セルの動作状態の影響を受け難くなる。 - 特許庁

To accelerate the microfabrication, enhancement of performance, and increase in reliability of a memory cell by attaining both the reduction in resistance of a local bit line and the suppression of a short channel effect of the memory cell by means of a flash memory equipped with a third gate G3 besides a floating gate FG and a control gate G2.例文帳に追加

浮遊ゲートＦＧと制御ゲートＧ２に加えて、第３ゲートＧ３を具備するフラッシュメモリで、ローカルビット線抵抗の低減とメモリセルの短チャネル効果抑制を両立させ、メモリセルの微細化、高性能化、高信頼化を促進する。 - 特許庁

In the defect detection method for a fuel cell material, defects of the fuel cell materials are detected by using a displacement sensor, a transmission type photoelectric sensor, a CCD (charge-coupled device) line sensor, and/or a reflection-type photoelectric sensor.例文帳に追加

本発明は、変位センサー、透過型光電センサー、ＣＣＤ（チャージ・カップルド・デバイス）ラインセンサーおよび／または反射型光電センサーにより、燃料電池材料の欠陥を検出することを特徴とする燃料電池材料の欠陥検出方法である。 - 特許庁

An AAL1-SAR function block 12 divides data of a digital multiplex channel to generate an ATM cell and the ATM cell is reassembled into data of the digital multiplex line to conduct a wrap test of the AAL1-SAR function.例文帳に追加

ＡＡＬ１−ＳＡＲ機能ブロック（１２）によってデジタル多重回線のデータを分割してＡＴＭセルを生成し、そのＡＴＭセルをデジタル多重回線のデータに再び組み立てることでＡＡＬ１−ＳＡＲ機能の折り返し試験を行う。 - 特許庁

First back electrodes 141 arranged in the adjoining solar cell formation regions 120 out of the plurality of solar cell formation regions 120 are interconnected by a second back electrode 142 arranged on a part of the scribe line 121.例文帳に追加

複数の太陽電池形成領域１２０のうちで互いに隣接する太陽電池形成領域１２０に位置する第１裏面電極１４１同士は、スクライブ線１２１上の一部に位置する第２裏面電極１４２により繋がっている。 - 特許庁

A sense amplifier 120 amplifies a voltage difference of the data line before and after the electric resistance of the selected memory cell changes with a polarity in response to the stored data level to permit execution of data reading by having only to access the selected memory cell.例文帳に追加

バイアス磁界の印加によって、選択メモリセルの電気抵抗が記憶データレベルに応じた極性で変化する前後のデータ線電圧差をセンスアンプ１２０で増幅することによって、選択メモリセルへのアクセスのみでデータ読出が実行される。 - 特許庁

A memory cell array 1 has a plurality of memory cells that stores a plurality of bits in one memory cell by a difference in threshold voltage and is constituted by arranging the memory cells in matrix by word lines in row direction and bit lines in line direction.例文帳に追加

メモリセルアレイ１は、閾値電圧の差により１つのメモリセルに複数ビットを記憶することが可能な複数のメモリセルを持ち、前記メモリセルが行方向のワード線と列方向のビット線によりマトリクス状に配置されることで構成される。 - 特許庁

Furthermore, on the end face 10d, out of edge parts positioned on the right and left sides, one edge part 10e is elastically contacted with the outside face 4a of the button cell 4 while given a fixed angle against the vertical line of the outside face 4a so as to be contacted with the outside face 4a of the button cell 4.例文帳に追加

また、端面１０ｄには、左，右側に位置するエッジ部のうち、一方のエッジ部１０ｅが、ボタン電池４の外側面４ａに当接するように、外側面４ａの垂線に対して、一定の角度が与えられて、弾接される。 - 特許庁

The memory cell array that can reduce the influence of the signals of nonselected memory cells connected to the readout-side bit line of a selected memory cell can be provided by providing a plurality of bit lines which are connected conventionally to the source regions without making the bit lines common.例文帳に追加

従来、ソース領域に接続されているビット線を共通化せず複数設けることにより、選択したセルの読み出し側のビット線に接続されている非選択セルの信号の影響を小さくすることができるセルアレイを提供できる。 - 特許庁

Disklike solar cells are cut along parallel cutting lines right and left symmetric to a center line bisecting a main plane of the disklike solar cell to obtain first cells 10 and the cells 10 are staggeringly arranged in parallel to make a solar cell module 100.例文帳に追加

円板状の太陽電池セルの主表面を２等分する中心線に対して左右対称かつ、平行な切断位置にて切断して得られる第１セル１０を千鳥状に平行配列して太陽電池モジュール１００を作製する。 - 特許庁

A semiconductor device in an embodiment comprises: a semiconductor substrate; an element region of a memory cell provided on the semiconductor substrate; and an active region and an element isolation region formed in a line-and-space pattern in the element region of the memory cell.例文帳に追加

本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられたメモリセルの素子領域と、前記メモリセルの素子領域にラインアンドスペースパターン状に形成された活性領域および素子分離領域とを備える。 - 特許庁

In order to detect the memory cell MC in which a diode Di has short-circuited, a short circuit failure detection circuit 30 applies a reverse bias to the memory cell MC and causes a current detector 33 to detect whether the current flows through the word line WL.例文帳に追加

ショート不良検出回路３０は、ダイオードＤｉが短絡不良したメモリセルＭＣを検出するため、メモリセルＭＣに逆バイアスを印加し、ワード線ＷＬに電流が流れるか否かを電流検出器３３により検出する。 - 特許庁

Thus, a semiconductor memory device can adjust a selected word line voltage level according to fluctuations in threshold value voltage of a memory cell transistor without using a different power supply line and can stably write/read data even under a low power supply voltage without complicating a power supply line.例文帳に追加

トランジスタメモリセルトランジスタのしきい値電圧の変動に応じて選択ワード線電圧レベルを、別電源系統を用いることなく調整することができ、電源系統を複雑化することなく、低電源電圧下においても安定にデータの書込／読出を行うことのできる半導体記憶装置を実現することができる。 - 特許庁

The method includes steps of: performing free charge on a selected bit line, sequentially applying a pass voltage to all word lines, changing the pass voltage applied to a word line selected among the word lines to a read voltage and applying the read voltage, and reading data of the selected memory cell connected to the selected word line.例文帳に追加

選択されたビットラインをフリーチャージする段階と、すべてのワードラインに順次パス電圧を印加する段階と、前記ワードラインのうち、選択されたワードラインに印加された前記パス電圧を読出電圧に変更して印加する段階と、前記選択されたワードラインと接続された選択されたメモリセルのデータを読み出す段階と、を含む。 - 特許庁

A word line potential control circuit 21 controls potential Vwl of the word line WL so that inclination until the potential Vwl of the word line WL rises to first potential V1 upon the data reading from a memory cell 12 becomes larger than inclination of increase from the first potential V1 toward second potential V2.例文帳に追加

ワード線電位制御回路２１は、メモリセル１２からのデータの読み出し時にワード線ＷＬの電位Ｖｗｌが第１の電位Ｖ１に上昇するまでの傾きが、第１の電位Ｖ１から第２の電位Ｖ２にさらに上昇するまでの傾きより大きくなるようにワード線ＷＬの電位Ｖｗｌを制御する。 - 特許庁

A semiconductor storage device comprises a memory cell including: a latch circuit comprised of a cross-coupled inverter having two data holding nodes connected to a first bit line; a first switch part provided between the first bit line and each of the data holding nodes of the inverter; and a first word line for controlling the conduction of the first switch part.例文帳に追加

第１のビット線に接続される２つのデータ保持ノードを有してクロスカップル接続されたインバータからなるラッチ回路と、第１のビット線とインバータの各データ保持ノードとの間に設けられた第１のスイッチ部と、第１のスイッチ部の導通を制御する第１のワード線とを備えて構成されるメモリセルを備える。 - 特許庁

In a bit-write mode or a byte-write mode in this input/output sections, write-disable is realized by driving a bit line connected electrically at selecting a word line to a memory cell in which write of data is not performed independently of that both of a word line and a column selector are selected with the same potential as that at pre-charge.例文帳に追加

この入出力部は、ビットライトモード又はバイトライトモードにおいて、ワード線とカラムセレクタの双方が選択されているにも拘わらずデータ書き込みを行わないメモリセルに電気的に接続されるビット線を、ワード線選択時にプリチャージ時と同様の電位で駆動することによって、ライトディセーブルを実現する。 - 特許庁

This memory includes a plurality of memory cells where data are electrically written or erased, a word line Wl and a bit line connected to the plurality of memory cells, and a means for changing discharging time according to the value of an X address, i.e., the position of the word line WL, when data are read from the memory cell.例文帳に追加

電気的に書き込み及び消去可能な複数のメモリセルと、前記複数のメモリセルに接続されるワード線ＷＬ及びビット線と、前記メモリセルからデータの読み出しを行う際、Ｘアドレスの値、すなわち前記ワード線ＷＬの位置に応じてディスチャージ時間を変更する手段とを備える。 - 特許庁

Meanwhile, a cell is received from the ATM line, a certain quantity of cells that are preliminarily defined for fluctuation absorption are initially stored in the buffer of a fluctuation absorption buffer circuit, and when the initial storage is completed, cells are disassembled and transmitted to the TDM line while the cells are continuously stored in the buffer from the ATM line.例文帳に追加

一方、ＡＴＭ回線からセルを受信し、揺らぎ吸収のためあらかじめ定められた一定量のセルを揺らぎ吸収バッファ回路２のバッファに初期蓄積して、この初期蓄積が完了したらＡＴＭ回線からセルをバッファに継続して蓄積しつつセルを分解してＴＤＭ回線に送信する。 - 特許庁

The VSS power supply line is connected to a CMOS type SRAM cell through an island-shaped VSS pattern formed by the wiring layer just below the VSS power supply line, and connection of the VSS power supply line to the island-shaped VSS pattern is attained by arrangement of a plurality of via parts per island-shaped VSS pattern.例文帳に追加

ＶＳＳ電源配線は、ＶＳＳ電源配線より１層下の配線層で形成された島形状ＶＳＳパターンを介してＣＭＯＳ型ＳＲＡＭセルと接続されており、ＶＳＳ電源配線と島形状ＶＳＳパターンとの接続が１つの島形状ＶＳＳパターンあたり複数のビア部の配置によってなされる。 - 特許庁

A sense amplifier (38), in read-out operation, receives a read-out signal transmitted to the common bit line, compares a potential of the main bit line connected to the common bit line with the reference potential Vref, detects whether a current is made to flow between a drain D and a source SC of the nonvolatile memory cell to be read or not.例文帳に追加

センスアンプ（３８）は、読出し動作において、共通ビット線に伝達された読出し信号を入力し、共通ビット線に接続された主ビット線の電位と基準電位Ｖｒｅｆを比較して、読出し対象となる不揮発性メモリセルのドレインＤＲとソースＳＣ間に電流が流れたか否かを検出する。 - 特許庁

This device is a semiconductor memory, having data lines for read-out WDB./WDB and a data line for write-in, and the device is provided with a data-holding means 64 for holding data in the data line for write-in, and a data write-in means 63 writing data stored in the data line for write-in in a memory cell.例文帳に追加

読み出し用データ線ＷＤＢ，／ＷＤＢおよび書き込み用データ線を有する半導体記憶装置であって、データを前記書き込み用データ線に保持するデータ保持手段６４と、該書き込み用データ線に保持しているデータをメモリセルに書き込むデータ書き込み手段６３とを具備するように構成する。 - 特許庁

In a voltage selecting circuit 300 selecting voltage of each supply line 210-240, in both cases (read-period and write-period) in which positive or negative selection voltage is applied to a selection memory cell, one side of potential of the non-selection word voltage supply line 240 and the non-selection bit voltage supply line 220 is made fixed.例文帳に追加

各供給線２１０〜２４０の電圧を選択する電圧選択回路３００は、選択メモリセルに正又は負の選択電圧を印加するいずれの場合（リード期間とライト期間）も、非選択ワード電圧供給線２４０及び非選択ビット電圧供給線２２０の一方の電位を固定とした。 - 特許庁

The leakage detector 10 is provided on a hydrogen supply line 74 for supplying a fuel cell with hydrogen gas, comprising a light-emitting element 11 for irradiating the inside of the hydrogen supply line 74 with light, a light-receiving element 12 allowing to receive light inside the hydrogen supply line 74, and a control section 50 as a leakage determining section.例文帳に追加

燃料電池に水素ガスを供給するための水素供給路７４に、水素供給路７４内に光を照射する発光素子１１と、水素供給路７４内の光を受光可能な受光素子１２と、漏れ判定部としての制御部５０と、を備えた漏れ検知装置１０を設ける。 - 特許庁

At least one second amplifier unit per one word line is provided for the purpose of amplifying a decoder signal driven by a first amplifier unit in a word line, the second amplifier unit is arranged in an internal part of a cell field, further, it is connected to a belonging word line.例文帳に追加

上記課題は、ワードラインにつき少なくとも１つの第２の増幅器ユニットが第１の増幅器ユニットによってワードラインに駆動されるデコーダ信号を増幅するために設けられており、第２の増幅器ユニットはセルフィールドの内部に配置されており、さらに所属のワードラインに接続されていることによって解決される。 - 特許庁

For disassembly operation, an automated guided vehicle 4 travels in a peripheral line 6 to pick up a used product 13 from a used product storing conveyor 12 and then travels in the peripheral line 6 and a disassembly line 9 down to the front of an assembly/disassembly common cell 7, which in turn disassembles the carried used product 13.例文帳に追加

分解時には、無人搬送車４が外周ライン６を走行して使用済み製品収納コンベア１２から使用済み製品１３を移載した後、外周ライン６、分解ライン９を走行し、組立／分解共用セル７の前に来ると、組立／分解共用セル７は載せられている使用済み製品１３を分解する。 - 特許庁

Therefore, even if an active signal is inputted from a mode enable-mask signal line 118, since the mode enable-mask internal signal line 111 is masked, the program mode/ erase mode inputted from a mode selecting signal line 114 cannot be made active, unncessary stress for a memory cell array 104 can be eliminated.例文帳に追加

これによりモードイネーブル信号線１１８からアクティブ信号が入力されてもモードイネーブルマスク内部信号線１１１がマスクされているためにモード選択信号線１１４から入力されるプログラムモード／イレーズモードをアクティブにできず、メモリセルアレイ１０４への不要なストレスを排除することができる。 - 特許庁

An associative storage device comprises a match line of which the potential is varied in accordance with whether data of a memory cell coincides with a retrieval key of a search bus or not, a precharge circuit precharging the match line, a sample-and-hold circuit sampling a potential of the match line and holding it, and a detector circuit detecting a potential held by the sample-and-hold circuit.例文帳に追加

連想記憶装置は、メモリセルのデータとサーチバスの検索キーとが一致するか否かに応じて電位が変化するマッチラインと、マッチラインをプリチャージするプリチャージ回路と、マッチラインの電位をサンプルしてホールドするサンプルアンドホールド回路と、サンプルアンドホールド回路がホールドした電位を検出する検出回路を含む。 - 特許庁

The scan testing signal line is connected between the registers, a logical cell including the registers is laid out, a processing is carried out, so that the wiring length of the scan testing signal line becomes the shortest as a result of the layout; and the wiring delay time of the scan testing signal line, which is made the shortest is calculated and a place where a hold time error is occurring is specified.例文帳に追加

スキャンテスト用信号線をレジスタ間に接続し、そのレジスタを含む論理セルをレイアウトし、レイアウトした結果スキャンテスト用信号線の配線長が最短となるよう処理を行い、最短化されたスキャンテスト用信号線の配線遅延時間を計算し、ホールドタイムエラーが発生している個所を特定する。 - 特許庁

Semiconductor memory includes: selector elements configured to turn one main bit line on at different timing to each other; and sub bit lines coupled to each of the selector elements; a memory cell coupled to each of the sub bit lines, and a constant electric potential line juxtaposed to the main bit line and coupled to a constant electric potential.例文帳に追加

１つの主ビット線に互いに異なるタイミングでオン駆動するセレクタ素子及び当該セレクタ素子のそれぞれに接続された副ビット線を介して当該副ビット線のそれぞれにメモリセルが接続され、当該主ビット線に並置されるとともに固定電位に接続された固定電位線が設けられていること。 - 特許庁

For example, when "0" information stored in a memory cell 10_0 is read out, an equalizing circuit 30 is turned off, a dummy word line DWL0 is shifted from a precharge level VPP higher than a VCC level to the GND level, and a word line WL0 is shifted from the GND level to the word line activation level VPP.例文帳に追加

例えば、メモリセル１０_０ に記憶された“０”情報を読出す場合、イコライズ回路３０をオフ状態にし、ダミーワード線ＤＷＬ０をＶＣＣレベルよりも高いプリチャージレベルＶＰＰから、ＧＮＤレベルへ遷移させ、ワード線ＷＬ０をＧＮＤレベルからワード線活性化レベルＶＰＰへ遷移させる。 - 特許庁