「Clock In」に関連した英語例文の一覧と使い方(89ページ目) - Weblio英語例文検索

To provide a control circuit for a switching power supply and an electronic device capable of suppressing rapid change in a switching frequency in a switching power supply mounting an SSCG (Spread Spectrum Clock Generator).例文帳に追加

ＳＳＣＧを搭載したスイッチング電源において、スイッチング周波数の急激な変動を抑えることが可能なスイッチング電源の制御回路及び電子機器を提供すること。 - 特許庁

The frequency of an operation clock signal CPCK to be generated in a PLL (phase locked loop) circuit section 3 is set to an optional value by using frequency division values N, M to be written in two frequency division value storage sections 2, 12.例文帳に追加

ＰＬＬ回路部３で生成される動作クロック信号ＣＰＣＫの周波数を２つの分周値記憶部２，１２に書き込む分周値Ｎ，Ｍによって任意の値に設定する。 - 特許庁

To provide a laser exposure device which can reduce a time and labor for adjusting an exposure clock of each laser beam and timing for starting exposure in a main scan direction, and thereby enhance adjustment precision in the main scan direction.例文帳に追加

主走査方向における各レーザビームの露光クロック、露光開始タイミングの調整の手間を軽減し、主走査方向における調整の精度を上げるレーザ露光装置を提供する。 - 特許庁

When a cartridge in which a photosensitive material is wound is loaded in a paper loading part, cartridge presence/absence sensors S1 and S1' detect that and a CPU 101 begins to clock the time by a timer T1.例文帳に追加

紙装填部に感光材料を巻回するカートリッジが装填されると、カートリッジ有無センサＳ１、Ｓ１´によってこれが検知され、ＣＰＵ１０１は、タイマーＴ１による計時を開始する。 - 特許庁

To provide a power consumption reduction circuit in which holding of a degree of freedom in the optimization of logic composition due to an HDL and saving of power due to a gating clock can be simultaneously achieved.例文帳に追加

ＨＤＬによる論理合成の最適化の自由度を保持すると共にゲーティングクロックによる省電力化を図ることを両立させた低消費電力化回路を得ること。 - 特許庁

There is provided a memory control device being characterized in that data is taken in a memory system holding a DDR-SDRAM as a memory means by a clock different from DQS being the data strobe signal.例文帳に追加

DDR-SDRAMを記憶手段として保持するメモリシステムに対し、データストローブ信号であるDQSとは別のクロックにてデータを取り込むことを特徴とするメモリ制御装置が提供される。 - 特許庁

A second measuring pulse-row signal generation circuit 24 generates a second measuring pulse-row signal that rises in synchronization with the clock signal and falls in synchronization with the reproduction signal.例文帳に追加

第２測定用パルス列信号生成回路２４は、クロック信号に同期して立ち上がり、かつ再生信号に同期して立ち下がる第２測定用パルス列信号を生成する。 - 特許庁

When mask signal generating parts SG11 to SG14 generate mask signals in synchronous with the cycle clock, the serial patterns including the information showing the expected value X can be generated in real time.例文帳に追加

ここで、マスク信号発生部ＳＧ１１〜ＳＧ１４がサイクルクロックに同期してマスク信号を発生すると、期待値「Ｘ」を示す情報を含むシリアルパターンをリアルタイムで生成することができる。 - 特許庁

This booster circuit of the charge pump method changes a repetitive frequency of a charge pump clock in response to an increase or a decrease in the ripple voltage to obtain an optimum ripple voltage.例文帳に追加

チヤ−ジ・ポンプ方式による昇圧回路において、リップル電圧の増減に応じて、チヤ−ジ・ポンプクロックの繰り返し周波数をかえて最適なリップル電圧を得られるようにした - 特許庁

The circuit operation around the edge of fetching a clock can be accurately simulated in an analogue manner, thereby a high accurate simulation can be executed in a short period by minimizing the calculation amount.例文帳に追加

クロックの取り込みエッジ付近での回路動作をアナログ的に正確にシミュレーションできるため、高い精度のシミュレーションを計算量を最小限にして短時間で実行できる。 - 特許庁

Then a read controller 18 sequentially reads the signal written in the field memory 17 in a read timing synchronously with the clock signal corresponding to the screen scanning form to be outputted.例文帳に追加

そして、読出制御器１８によって出力すべき画面走査形式に対応するクロック信号に同期した読み出しタイミングで、フィールドメモリ１７に書き込まれた信号を順次読み出す。 - 特許庁

To provide a performance counter capable of considering a different processing clock signal, which can be selected in different time and provides performance information in real time.例文帳に追加

異なった処理クロック信号を考慮することができる性能カウンタであって、異なる時間に選択でき、しかもリアル・タイムな性能情報を提供する性能カウンタを提供する。 - 特許庁

To improve a method for verifying the operation of circuit configuration in which output data of a plurality of sequence circuits different in period of a clock signal mutually becomes input data of the sequence circuits.例文帳に追加

クロック信号の周期が異なる複数の順序回路の出力データが相互に順序回路の入力データとなる回路構成の動作を検証する方法を改善する。 - 特許庁

In an example shown in Fig.3, a data signal RDATA is read once a period of time τ1 after the fall of a word clock LRCLK, and thereafter, read three times at timing delayed by a period of time τ2.例文帳に追加

図３の例では、ワードクロックＬＲＣＬＫの立ち下がりから時間τ１の後に１回読み取り、その後、時間τ２遅延したタイミングでデータ信号ＲＤＡＴＡを３回読み取る。 - 特許庁

In charge of 20 Shushincho (workers) selected from among forced laborers, the Rokoku Hakase supervised the rokoku (water clock) and at the same time measured the time, and at regular intervals ordered Shushincho to strike a bell installed in the Onmyoryo. 例文帳に追加

仕丁から選抜された守辰丁（20名）を率いて漏刻を警備するとともに、時刻を計り、定時に守辰丁に命じて陰陽寮内に設置された鐘を撃たせた。 - Wikipedia日英京都関連文書対訳コーパス

To provide a timing adjusting method in a semiconductor integrated circuit capable of facilitating countermeasures to a hold error in a short time without having influence on a clock path or a setup error.例文帳に追加

本発明はクロックパスやセットアップエラーへ影響を与えることなく、短時間でホールドエラーの対策ができる半導体集積回路におけるタイミング調整方法を提供する。 - 特許庁

Then, in scan shift, the master latch 110 fetches scan shift data input SIN in a Low period of a scan shift clock SCLK1 and outputs the fetched scan shift data input SIN to the slave latch 111.例文帳に追加

そして、スキャンシフト時には、マスタラッチ１１０は、スキャンシフトデータ入力ＳＩＮをスキャンシフトクロックＳＣＬＫ１のＬｏｗ期間で取り込むと共にスレーブラッチ１１１へ出力する。 - 特許庁

A counter 158 starts counting-down from a prescribed set value in synchronism with a clock signal when a hole provided on a printing paper is detected by a hole sensor and the detected signal becomes in a low level.例文帳に追加

カウンタ１５８は、印画紙に設けられた穿孔がホールセンサにより検出されホール検出信号がローレベルになるとクロック信号に同期して所定の設定値からダウンカウントを開始する。 - 特許庁

In a receiving side clock extraction circuit 251, an amplitude difference is given to optical signals (g), (h) before multiplexing in order to directly extract clocks of the optical signals before multiplexing.例文帳に追加

受信側のクロック抽出回路２５１において多重化前の光信号のクロックの直接抽出を可能にするため、多重化前の各光信号ｇ，ｈの振幅に振幅差を付与する。 - 特許庁

A first measuring pulse-row signal generation circuit 23 generates a first measuring pulse-row signal that rises in synchronization with the reproduction signal and falls in synchronization with a clock signal.例文帳に追加

第１測定用パルス列信号生成回路２３は、再生信号に同期して立ち上がり、かつクロック信号に同期して立ち下がる第１測定用パルス列信号を生成する。 - 特許庁

In principle, the RLL coding for clock extraction and gain following are eliminated and a revise byte consisting of the specific coding string is inserted into the data in place of the RLL coding and recorded on the medium.例文帳に追加

原理的には、クロック抽出やゲイン追従のためのＲＬＬ符号を無くし、これに替えて特定符号列からなるリバイスバイトをデータ中に挿入して媒体上に記録する。 - 特許庁

To provide a head control method, a head control device, and a disk drive in which a head performing reading and writing of data can be retracted safely when abnormality occurs in a clock signal.例文帳に追加

クロック信号に異常が生じた場合に、データの読み書きをおこなうヘッドを安全に退避することができるヘッド制御方法、ヘッド制御装置およびディスクドライブ装置を提供すること。 - 特許庁

A plurality of sample circuits in the operation processing part 36 sample the amplified input signals, in response to a plurality of clock signals whose frequencies are equal and whose phases differ from each other.例文帳に追加

演算処理部３６内の複数のサンプル回路は、周波数が等しく位相が異なる複数のクロック信号にそれぞれ応答して増幅後の入力信号をサンプリングする。 - 特許庁

Data signals and clock signals are input from the transmission circuit 1 to a detector 5 and a variable delay circuit 6 in the reception circuit 4, respectively via the transmission paths 3, 4 connected in parallel.例文帳に追加

送信回路１から並行する伝送路２、３を介してデータ信号およびクロック信号を、それぞれ受信回路４内の検出器５および可変遅延回路６に入力する。 - 特許庁

In a SRAM macro-cell 1 provided in a semiconductor integrated circuit device, a clock synchronous circuit 6 is provided at a post stage of input latch circuits 4, 5 to which an address signal is inputted.例文帳に追加

半導体集積回路装置に備えられたＳＲＡＭマクロセル１において、アドレス信号が入力される入力ラッチ回路４，５の後段には、クロック同期回路６が設けられている。 - 特許庁

To perform write operation at high speed in a semiconductor integrated circuit for fetching serial data synchronously with a clock signal and writing these data in a memory cell as parallel data.例文帳に追加

本発明は、クロック信号に同期して直列データを取り込み、並列データとしてメモリセルに書き込む半導体集積回路に関し、書き込み動作を高速に行うことを目的とする。 - 特許庁

To provide a semiconductor integrated circuit in which an input signal such as a reset signal is inputted asynchronously with a clock signal externally, wherein noise intruded in the input signal is eliminated with high accuracy.例文帳に追加

外部からクロック信号と非同期にリセット信号等の入力信号が入力される半導体集積回路において、入力信号に混入したノイズを高精度に除去する。 - 特許庁

Two-dimensional FFT based on the output image of an image sensor is performed, and respective clock signals in an X direction and a Y direction included in the images are extracted from the analyzed result.例文帳に追加

イメージセンサの出力画像に基づく２次元ＦＦＴを行って、その解析結果から画像中に含まれるＸ方向、Ｙ方向のそれぞれのクロック信号を抽出する。 - 特許庁

A write control circuit 11 writes data in the buffers according to a strobe clock, and a read control circuit 10 transmits a read address to a selector 12 in response to a RDY synchronizing pulse.例文帳に追加

ライト制御回路１１はストローブクロックによりデータを緩衝バッファに書き込み、リード制御回路１０はＲＤＹ同期化パルスに応答して、リードアドレスをセレクタ１２に送出する。 - 特許庁

To provide a semiconductor integrated circuit in which current consumption by receiving a needless input signal can be suppressed and current consumption is less, in a semiconductor memory of a clock synchronizing type.例文帳に追加

クロック同期型の半導体メモリにおける不要な入力信号の受信による消費電流を抑制することができる、消費電流の少ない半導体集積回路を提供する。 - 特許庁

In this control method, data words formed by plural byte are stored in the same clock cycle by programming the number previously decided of the adjacent memory cell 11.例文帳に追加

この管理方法は、隣接するメモリセル１１の予め決められた数をプログラムすることにより、複数のバイトによって形成されたデータワードを同じクロックサイクル内で記憶することを含む。 - 特許庁

In the dual resolution circuit 300, cascaded shift registers 330 are controlled by a group of clock signals to generate intermediate scan signals in response to a start pulse.例文帳に追加

デュアル解像度回路３００では、カスケード接続されたシフトレジスタ３３０は、スタートパルスに応じて中間走査信号を発生させるようにクロック信号のグループによって制御される。 - 特許庁

As laser drivers 38-40 modulate the laser beams in accordance with image signals inputted in synchronism with the clock signals 35-37, the laser beams having different wavelengths are modulated by different timings.例文帳に追加

レーザドライバ38から40は、クロック信号35から37に同期して入力される画像信号によりレーザビームを変調するので、各波長のレーザビームは異なるタイミングで変調されることになる。 - 特許庁

To easily analyze the possessing required timing by using a static timing analyzing tool, in a combination circuit (for example, a gated clock cell) in a semiconductor LSI.例文帳に追加

半導体ＬＳＩにおける組合せ回路（例えばゲーティッドクロックセル）に関して具備する必要のあるタイミングについて、静的タイミング解析ツールを持いて容易に解析することを課題とする。 - 特許庁

To decode a plurality of code lengths more than one per clock cycle with the number of code length decoders kept in small and without using large barrel shifters for a code length decoding means in a circuit.例文帳に追加

コード長復号器の数を小さく保ち、また、回路内のコード長復号手段に大きなバレルシフタを使用せずに、クロックサイクルあたり１より多い複数のコード長を復号する。 - 特許庁

To obtain a compound element which can transmit a differential clock pair normally between elements differing in input impedance and output impedance and is reducible in power consumption.例文帳に追加

入力インピーダンスおよび出力インピーダンスの異なる素子間において正常に差動クロックペアを伝送させることができ、消費電力を小さくすることができる複合素子を得る。 - 特許庁

When it is determined that the hands of the user are put on the palm rests 6, it is indicated to increase the number of rotation of a fan or to reduce a clock frequency in order to reduce temperature in the circumference of the palm rests 6.例文帳に追加

使用者の手がパームレスト６に置かれていると判断すると、パームレスト６周辺の温度を下げるためにファン回転数を上げたりクロック周波数を下げる指示する。 - 特許庁

An operator 15Ni and the like for changing, in real time, various performance sound parameters such as timt-time stretching, clock shifting, a gate time and velocity off-set relating to the mote data NDp are provided in an operation panel.例文帳に追加

操作パネルには、ノートデータ（ＮＤｐ）についてタイムタイムストレッチ、クロックシフト、ゲートタイム、ベロシティオフセット等の各種演奏音パラメータをリアルタイムに変更するための操作子（１５Ｎ１）等が設けられる。 - 特許庁

In the television broadcast receiving device 12 which carries out digital broadcast receiving, operations of power in and out and time are acquired from a remote control receiver 6, a front switch 7, and a clock 8.例文帳に追加

デジタル放送受信を行うテレビジョン放送受信装置１２において、電源投入及び切断の操作、時刻をリモコン受信部６、フロンスイッチ部７、時計８より取得する。 - 特許庁

Then, in a CTS design step S6, the current consumption of each row is investigated, and a clock buffer B1 is arranged in the row having a small amount of current consumption based on current consumption information.例文帳に追加

次に、ＣＴＳ設計ステップＳ６で、各ロウのの消費電流を調査しこの消費電流情報に基づき、クロックバッファＢ１を消費電流の少ないロウに配置する。 - 特許庁

Moreover, in the first and second black display periods, the frequency of the clock signal of the source driver is made equal to that in the video display period and, on the other hand, the level of the start signal of the source driver is kept at an H.例文帳に追加

また、第１,第２黒表示期間には、ソースドライバのクロック信号の周波数を上記映像表示期間と同等にする一方、スタート信号のレベルを「Ｈ」に維持する。 - 特許庁

In addition, a second MOS transistor is provided between the back gate of the MOS transistor and the ground (GND) so that in-phase clock signals are inputted to the gate of the second MOS transistor and the capacitor thereof.例文帳に追加

さらに、ＭＯＳトランジスタのバックゲートとＧＮＤの間に第二のＭＯＳトランジスタを設け、第二のＭＯＳトランジスタのゲートと容量に同相のクロック信号を入力する構成とした。 - 特許庁

To solve a problem on the waste consumption of an electric current in a PLL when the supply of a CPU clock to an UART is kept without switching the PLL to a standby state, in the software stop mode of a CPU.例文帳に追加

ＣＰＵのソフトウェアストップモード時に、ＰＬＬをスタンバイ状態とせずに、ＵＡＲＴにＣＰＵクロックを供給したままとしているが、ＰＬＬの消費電流が無駄になってしまう。 - 特許庁

A substrate clock ϕb is once started just before the timing in which the storage of the information charge should be started, and all of the information charge caused to remain slightly in the channel area is discharged to the substrate side.例文帳に追加

情報電荷の蓄積を開始すべきタイミングの直前に、基板クロックφbを一旦立ち上げ、チャネル領域にわずかに残された情報電荷をすべて基板側へ排出させる。 - 特許庁

The chip selection of the AFE 43 is changed from a high level to a low level, upper 8 bits of a fourth channel are outputted in the high level period of a fifth clock, and lower 8 bits are outputted in a low period.例文帳に追加

一方、ＡＦＥ４３のチップセレクトは、ハイからローに変更され、第５のクロックのハイ期間に、第４チャネルの上位８ビットが出力され、ロー期間に、下位８ビットが出力される。 - 特許庁