「Time Clock」に関連した英語例文の一覧と使い方(55ページ目) - Weblio英語例文検索

In this sampling clock frequency information transmission system, the frequency information is compression-encoded and transmitted in the form of a compressed code on a transmission side and the compressed code is decoded on a reception side at the time of transmitting the sampling clock frequency information from the transmission side to the reception side.例文帳に追加

標本化クロック周波数情報を送信側から受信側へ伝送する際、送信側では、周波数情報を圧縮符号化して、圧縮符号の形で伝送し、受信側では、当該圧縮符号を復号する標本化クロック周波数情報伝送方式が得られる。 - 特許庁

An average value of differences Δt between system clock timer values ts and current music regeneration positions tm during a predetermined adjustment period is defined as an adjusting value ΔT, and a value obtained by adding the adjusting value ΔT to the system clock timer value ts is defined as the music score display time tg.例文帳に追加

このとき、所定の調整期間における、システムクロックタイマ値ｔｓと現在の音楽再生位置ｔｍとの差分Δｔの平均値が調整値ΔＴとされ、システムクロックタイマ値ｔｓにこの調整値ΔＴを加算した値が、譜面表示進行時刻ｔｇとされる。 - 特許庁

The dot clock generation circuit 51 acquires a measurement value by counting system clocks between encoder pulses, performs computation to decrease the measurement value by the value of a frequency division ratio in synchronization with the system clocks, generates a dot clock every time when the remaining value becomes negative and adds a new measurement to the negative value.例文帳に追加

ドットクロック発生回路５１はエンコーダパルス間においてシステムクロックを計数した計測値を取得し、システムクロックに同期して計測値から分周比の値ずつ減ずる演算処理を行って残りの値が負になる毎にドットクロックを発生して新たな計測値をこの負の値に加算する。 - 特許庁

A data change point where the estimated value of the reception signal is changed is referred to set the rise time of a reproducing clock in a reproducing clock generation unit 50, and the estimated value of the reception signal is referred to, and a value of reproduced data, in a synchronization confirming and data reproducing unit 60, is set.例文帳に追加

そして、推定された受信信号の値が変化するデータ変化点を参照して、再生クロック生成部５０にて再生クロックの立ち上がりタイミングを設定し、推定された受信信号の値を参照して、同期確認・データ再生部６０にて再生データの値を設定する。 - 特許庁

A charge storage element is used to transfer charge from the first output end to the charge storage element within a time zone in which the first clock signal is at a high level, and to transfer the charge from the charge storage element to the second output end when the second clock signal is at a low level.例文帳に追加

電荷蓄積素子は、第１クロック信号がハイレベルである時間区間内に第１出力端から電荷蓄積素子までの電荷移動を実行し、第２クロック信号が低レベルである場合、電荷蓄積素子から第２出力端までの電荷移動を実行させるのに用いられる。 - 特許庁

To provide a pixel clock-generating device which generates a pixel clock capable of highly accurately correcting each of errors even when the different errors of a scanning speed are generated at optical scan positions in an image forming apparatus in which one light source optically scans two or more plural optical scan positions shifting in time.例文帳に追加

１つの光源が２つ以上の複数の光走査位置を時間的にずらして光走査する画像形成装置において、各々の光走査位置で走査速度に異なる誤差が生じても、それぞれ高精度に補正できる画素クロックを生成する画素クロック生成装置を提供すること。 - 特許庁

A timing adjustment circuit 40 inputs the first transport packets to a clock generation circuit 41 at first timing, and inputs the third transport packets to the clock generation circuit 41 at second timing, where time corresponding to the value of the gap information passes from the first timing.例文帳に追加

タイミング調整回路４０は、第１のタイミングにおいて、第１のトランスポートパケットをクロック生成回路４１に入力し、第１のタイミングから、ギャップ情報の値に対応する時間が経過した第２のタイミングにおいて、第３のトランスポートパケットをクロック生成回路４１に入力する。 - 特許庁

To provide an image forming apparatus reducing radiation noise by using clock signals output from SSCG for an acting clock signal of a control circuit for executing a registration correction process and at the same time securing high correction accuracy in the registration correcting process.例文帳に追加

レジスト補正処理を実行する制御回路の動作クロック信号にＳＳＣＧから出力されるクロック信号を用いることによって放射ノイズを低減すると共に，該レジスト補正処理において高い補正精度を確保することのできる画像形成装置を提供すること。 - 特許庁

To satisfy the requirement in a ZCLV type optical disk, such that a recording clock follows promptly to the speed change of a high speed motor and also the stable and highly accurate clock is generated at the time of recording in the high speed acceleration and deceleration of the motor carried out for the increase of recording access speed.例文帳に追加

ＺＣＬＶ方式の光ディスクにおいては、記録アクセス速度向上のために行われるモーターの高速加速、減速において、記録クロックが、高速なモーターの速度変化に迅速に追従するとともに、記録時には安定で、精度の良いクロックを発生する必要である。 - 特許庁

A plurality of extracted clock domains are assigned to a plurality processor elements so that they are assigned to different processor elements in step S102, and the cell delay time of each cell belonging to each clock domain is calculated in parallel using the plurality of processor elements in step S103.例文帳に追加

抽出された前記複数のクロックドメインを互いに異なるプロセッサエレメントに割り付けられるようにステップＳ１０２で複数のプロセッサエレメントに割り付け、前記複数のプロセッサエレメントを用いて、前記各クロックドメインに属するセルのセル遅延時間をステップＳ１０３で並列に計算する。 - 特許庁

When inputting write data and outputting read data are performed continuously, switching control of input operation of write data and output operation of read data may be finished within one clock period, a clock period can be shortened to a time required for switching control.例文帳に追加

書き込みデータの入力と読み出しデータの出力とが連続して行われる場合、書き込みデータの入力動作と読み出しデータの出力動作との切り替え制御を１クロック周期以内に完了すればよく、クロック周期は、切り替え制御にかかる時間まで短縮可能になる。 - 特許庁

An auto-pre-charge control circuit is provided with a clock(CLK) synchronous circuit and an internal delay (tDPLmin) circuit, a delayed signal of either of the clock(CLK) synchronous circuit and the internal delay (tDPLmin) circuit is selected so as to secure a pre-charge time, and a pre-charge command is generated synchronizing with it.例文帳に追加

オートプリチャージ制御回路にクロック（ＣＬＫ）同期式回路と内部ディレイ（ｔＤＰＬｍｉｎ）回路を設けて、プリチャージ時間を確保するよう、クロック（ＣＬＫ）同期式回路と内部ディレイ（ｔＤＰＬｍｉｎ）回路のどちらか遅い信号を選択し、それに同期してプリチャージコマンドを発生する。 - 特許庁

To normally use in a combined state of a lighting system with a clock in a user's bedside for example, to inform time to a user even in the dark since the face of the clock is lightened with a part of light by lighting the lighting system, and to carry it in case of a disaster.例文帳に追加

通常時は照明装置と時計とが一体化した状態で枕元等に置いて使用でき、暗闇の中でも照明装置を点灯すれば照明装置の光の一部が時計の文字盤を照らし出して時刻を知ることができ、災害緊急時には携帯して使用できる。 - 特許庁

The phase discriminating device has a switch for starting to measure a power waveform, an oscillator for generating a clock representing the same phase for each period of the power waveform from a measurement start of the switch, and a memory for storing a value at which the power waveform is converted with a time lapse from the clock.例文帳に追加

位相判別装置は、電力波形の測定を開始するためのスイッチと、スイッチの測定開始から電力波形の周期毎の同一位相を表すクロックを発生するための発振器と、クロックからの時間経過で電力波形を変換した値を記憶するメモリーと、を有する。 - 特許庁

The delay line is provided with a plurality of selectively and serially connected first delay devices having fixed prescribed delay time, has the number of the serially connected first delay devices adjusted in response to a prescribed shift signal, receives an input clock signal and generates an output clock signal.例文帳に追加

遅延ラインは、固定された所定の遅延時間を有し、選択的に直列連結される複数の第１遅延素子を備え、所定のシフト信号に応答して直列連結される第１遅延素子の個数が調節され、入力クロック信号を受信して出力クロック信号を発生する。 - 特許庁

Even when the phases of the clock signal CLK1, CLK2 are deviated remarkably, unless a time constant of a monostable multivibrator circuit 12 is expired, the selection is executed while awaiting that the phases of the clock signals CLK1, CLK2 are close to each other so that the lock signal CLK1 or CLK2 is continuously selected.例文帳に追加

クロック信号CLK1，CLK2の位相が著しくずれている場合においても、単安定マルチバイブレータ回路１２の時定数が満了しない期間は、クロック信号CLK1，CLK2の位相が接近するのを待ってから選択を実施し、クロック信号CLK1，CLK2を不連続が生ずることなく選択するようにする。 - 特許庁

To provide a phase holding type PLL circuit which can reduce a locking time by starting the following operation of a voltage-controlled oscillator in a direction where correct locking to a reference clock of a changed frequency is possible in the case of stopping the reference clock and thereafter restarting it with the frequency changed.例文帳に追加

基準クロックを停止させた後、周波数を変更して再開させた場合に、周波数の変更された基準クロックに正しくロックできる方向に電圧制御発振器の追従動作を開始させることができ、ロックタイムを短縮することができる位相保持型ＰＬＬ回路を提供する。 - 特許庁

To provide a radio receiving device whose cost can be lowered by eliminating the need for a voltage-controlled crystal oscillator for reference clock signal generation of a digital broadcast receiving device and which can suitably restore video and audio by generating a clock signal of high frequency precision based upon the time reference sent from a transmission side.例文帳に追加

デジタル放送受信装置における基準クロック信号生成用の電圧制御型水晶発振器を不要にしてコストを下げることができ、送信側から送信される時刻基準に合わせた高い周波数精度のクロック信号を生成し、映像及び音声を適切に復元する。 - 特許庁

To provide a clock signal generating method which eliminates the need for magnetically recording and pasting an encoder sheet, suppressing a time for generating a clock signal and man-hours for its preparation, and which is relatively storing against a change in the state of reflecting plane, and also suppresses jitters caused by shaft vibrations of the magnetic disk.例文帳に追加

磁気での記録やエンコーダシートの貼り付けを必要とせず、クロック信号生成に伴う時間および準備工数を抑え、さらに反射面の状態変化に比較的強く、かつ磁気ディスクの軸振動に起因するジッタを抑えるクロック信号生成方法を提供する。 - 特許庁

The operator 59 stands by until a clock is again applied and issues an opening command to the shutter controller 57 when the clock is applied and the shutter 46 is located at an opening position by the shutter controller 57, and the operator 59 takes in the signal given from an A/D converter 58 at a point of time reaching obtaining timing.例文帳に追加

演算器59は、再びクロックが与えられるまで待機し、それが与えられた場合、開指令をシャッタ制御器57に与え、シャッタ制御器57にシャッタ46を開位置に位置させた後、取得タイミングに達した場合、Ａ／Ｄ変換器58から与えられる信号を取り込む。 - 特許庁

This system, this device, and this method make use of a time-based counter circuit configuration in which a fixed frequency clock is derived from a PLL of a clock generation circuit of the microprocessor and is used to be fed to external and internal timebase logic and a timebase accumulator counter.例文帳に追加

本システム、装置、および方法は、固定周波数クロックが、マイクロプロセッサのクロック生成回路のＰＬＬから導出され、外部タイムベース・ロジックおよび内部タイムベース・ロジックならびにタイムベース・アキュムレータ・カウンタに供給するのに使用される、タイムベースト・カウンタ回路構成を利用する。 - 特許庁

To provide a clock extracting device which can prevent a clock extracted by a phase synchronizing signal generator from causing phase and periodic fluctuations when there are dropouts at the time of reproducing a recording medium and is at a high speed when phase synchronization is fetched again after phase synchronization deviates.例文帳に追加

記録媒体の再生の際のドロップアウト発生時に位相同期信号発生器で抽出されるクロックが位相及び周期変動を起こすことを防止でき、且つ位相同期がはずれてから再度位相同期に引き込むときの速度が速いクロック抽出装置を提供する。 - 特許庁

A phase variable 2nd clock 108B is generated at the same frequency of the sampling clock 108 from an output of a PLL circuit 4A, and the number of pulses from the changed point of the reproducing horizontal synchronization signal up to that of the data existence signal is counted by the two clocks 108, 108B at the same time.例文帳に追加

ＰＬＬ回路４Ａの出力から、サンプリングクロック１０８と同一周波数で位相可変の第２のクロック１０８Ｂを生成し、再生水平同期信号の変化点からデータ有無信号の変化点までのパルス数を２つのクロック１０８，１０８Ｂで同時にカウントする。 - 特許庁

To provide an optical disk device capable correcting deviations of the frequency and the phase of an internal reference clock signal quickly by using a frequency comparator 4 and a PLL circuit 9 at the time of adjusting the frequency and the phase of the reference clock signal after the reading of the defective part of the disk medium is completed.例文帳に追加

周波数比較器４とＰＬＬ回路９を用い、内部基準クロック信号の周波数と位相の調整時に、ディスク媒体の欠陥部の読取り終了後、迅速に内部基準クロック信号の周波数や位相のずれを補正できる光ディスク装置を提供する。 - 特許庁

A first clock 118 is inputted, and the time delay of a variable delay circuit 203 is made to increase or decrease so that the phase of the first clock 118 is made identical with a first differential buffer output signal 213 which starts when a transmission path sending out signal 113 is a first reference voltage 151 or more.例文帳に追加

第１のクロック１１８を入力し、第１のクロック１１８と伝送路送出信号１１３が第１の参照電圧１５１以上のとき立ち上がる第１の差動バッファ出力信号２１３の位相を一致させるように可変遅延回路２０３の遅延時間を増減させる。 - 特許庁

Setting of the line reading time interval is performed by outputting a blanking clock pulse 71 (namely, by providing a blanking term that does not contribute to the line reading operation) continuously to a light reception output clock pulse 71 for giving timing to read an image in the line reading operation.例文帳に追加

ライン読取時間間隔の設定は、ライン読取動作において画像を読取るタイミングを与えるための受光出力用クロックパルス７１に続いて、ブランキングクロックパルス７２を出力する（すなわちライン読取動作に寄与しないブランキング期間を設ける）ことにより行われる。 - 特許庁

To provide a personal information assistant device that can be configured to be small even while a wave clock is applied and in which time can be more surely corrected by a standard radio wave for the wave clock and to provide its charger and charging system.例文帳に追加

電波時計を適用しながらも携帯情報端末装置を小型に構成でき、電波時計用標準電波による携帯情報端末装置の時刻補正をより確実に実行可能とする携帯情報端末装置、その充電器及び充電システムを提供する。 - 特許庁

By setting a read-out clock from the FIFO 51, 52 to, for example, a frequency of the half of write-in clock for the FIFO 51, 52, after a time base of data supplied to the maximum likelihood decoders 61, 62 is extended, data are supplied to the maximum likelihood decoders 61, 62.例文帳に追加

ＦＩＦＯ５１，５２に対する書き込みクロックに対し、ＦＩＦＯ５１，５２からの読み出しクロックを例えば１／２の周波数に設定することにより、最尤復号器６１、６２に供給されるデータの時間軸が伸長された上で、最尤復号器６１、６２に供給される。 - 特許庁

This system comprises a random number generation means; a means for changing a waiting time depending on the value of a random number generated by the random number generation means; a clock output means for outputting at least two kinds of clocks; and an operation module operated by the clocks outputted by the clock output means.例文帳に追加

乱数発生手段、乱数発生手段の発生した乱数の値によってウエイトする時間を変化させる手段、少なくとも２種類のクロックを出力するクロック出力手段、クロック出力手段の出力するクロックで動作する動作モジュールを有する。 - 特許庁

When the slip of the data is generated due to the hold time fault caused by a clock skew and non-coincidence between the test result and the expected value is generated, the circuit 400 specifies the generated position of the data slip and controls the clock delay by a control signal for a delay control selector.例文帳に追加

そして、クロックのスキューによるホールド・タイム違反によるデータのすり抜けが発生しテスト結果と期待値に不一致が発生した場合、比較制御回路４００は、データのすり抜けが発生した箇所を特定し、遅延調整セレクタ用制御信号によりクロックの遅延を調整する。 - 特許庁

This radio paging receiver operates on a clock of 51.2 kHz while a self frame is received in intermittent reception, and the output frequency of a clock generating source is switched from 51.2 kHz to 1 MHz so as to process the received data and to fetch out serial data of 9600 bps in a short time in the other period.例文帳に追加

そして間欠受信の自己フレームの受信中は５１．２kHz のクロックで動作させ、その他の時間は受信データの処理と９６００bps のシリアルデータの取出し処理を短時間で行わせるためクロック発生源の出力周波数を１MHz に切替えて動作させるようにした。 - 特許庁

To shorten the time required in testing the determination of a semiconductor device testing apparatus, capable of performing capacity evaluation test for detecting specific relation of phase difference, between a clock and data in a semiconductor device which outputs clock synchronized with data.例文帳に追加

データに同期してクロックを出力する半導体デバイスにおいて、クロックとデータの位相差が特定の関係にあることを検出する性能評価試験を実行することができる半導体デバイス試験装置において、この判定を行う試験に要する時間を短縮する。 - 特許庁

When an error of an exterior synchronizing clock is detected, based on a control voltage traced and recorded in a time of normal operation, an inclination of change of the control voltage to the exterior synchronizing clock is estimated by calculation, and the calculated and estimated control voltage is determined as the control voltage supplied to a voltage controlled oscillator.例文帳に追加

外部同期クロックのエラーを検出した時、正常時トレースし記録しておいた制御電圧を元に、制御電圧の外部同期クロックに対する変化の傾向を計算により推測し、推測し計算した制御電圧を電圧制御発振器に供給する制御電圧とする。 - 特許庁

S4 having pulse width corresponding to double precision of S2 showing pulse width per 1/2 period of a sampling clock is generated, and S5 having H side signals or L side signals which continue before and after a point of time of 1/2 period of the sampling clock as a center is generated in accordance with S4.例文帳に追加

サンプリングクロックの1/2周期当りのパルス幅を示すＳ２の２倍に相当するパルス幅を有するＳ４を生成し、Ｓ４に応じて、サンプリングクロックの1/2周期の時点を中心として前後に連続するＨ側信号又はＬ側信号をもつＳ５を生成する。 - 特許庁

This DMT(discrete multi-tone) MODEM 600 for receiving a signal transmitted from a transmitter is configured to select a signal used at the time of synchronizing a clock 506 of the DMT MODEM with a clock of the transmitter based on the rate of a signal received from the transmitter and noise.例文帳に追加

送信機から送信された信号を受信するＤＭＴ（ＤｉｓｃｒｅｔｅＭｕｌｔｉ−Ｔｏｎｅ）モデム６００であって、前記送信機から受信した信号の信号対雑音比に基づいて、前記ＤＭＴモデムのクロック５０６を前記送信機のクロックに同期化するときに用いる信号を選択する。 - 特許庁

In the pixel clock generator, a high frequency wave clock generation section 1 generates a high frequency wave clock, a first edge detection section 2 detects an input first synchronous signal, a second edge detection section 3 detects a second synchronous signal, and a comparison section 5 compares a time interval between the detected first synchronous signal and the second synchronous signal with a targeting value, and then outputs an error.例文帳に追加

画素クロック生成装置においては、高周波クロック生成部１が高周波クロックを生成し、第１エッジ検出部２が入力する第１の同期信号を検出し、第２エッジ検出部３が第２の同期信号を検出し、比較部５が検出された第１の同期信号および第２の同期信号間の時間間隔と目標値とを比較して誤差を出力する。 - 特許庁

A received clock is generated by using a counter which is reset every time counting a count equivalent for a 2-code period, a phase of a received signal is compared with the received clock when the count equivalent to one-code period is counted after the reset, and increasing/decreasing the count to be reset according to the result of the phase comparison adjusts the phase of the received clock.例文帳に追加

２符号周期に相当するカウント値をカウントする毎にカウント値がリセットされるカウンタを用いて受信クロックの生成を行い、リセット後、１符号周期に相当するカウント値をカウントした時点で、受信信号と受信クロックとの位相比較を行い、その位相比較結果に従い、リセットするカウント値を増減することにより、受信クロックの位相を調整する。 - 特許庁

At this time, set values of repetition units of a frequency-divided waveform for a reference clock are switched corresponding to horizontal positions and frequency division outputs of different timing are put together by using the inverted clock of the reference clock to perform more detailed expansion and compression while the temporary storage device such as a memory and circuit constitution for arithmetic processing are reduced.例文帳に追加

このときに基準クロックに対する分周波形の繰り返し単位の設定値を水平位置に対応して切替えるとともに、基準クロックの反転クロックを用いて異なるタイミングの分周出力を合成することで、より決めの細かい伸縮を行うことをメモリ等の一時記憶装置や演算処理する回路構成を削減した構成で実現できる。 - 特許庁

The method and apparatus comprise a step of sending an output of a free-running counter incremented every time a double-speed clock rises for the on-chip system, to a comparator for a clock shaper logic unit, and a step of sending at least one input from a central processing unit (CPU), that is, the input specifying a desired frequency, to the comparator for the clock shaper logic unit.例文帳に追加

オンチップ・システムに対して２倍速クロックが立ち上がるたびに増分される自走カウンタの出力を、クロック整形ロジック・ユニットの比較器に送るステップと、中央処理装置（ＣＰＵ）からの少なくとも一つの入力であって所望の周波数を特定する入力をクロック整形ロジック・ユニットの比較器に送るステップとを備える方法及び装置が提供される。 - 特許庁

A clock frequency estimation part 122 discriminates a variation state of the frequency of the GPS clock signal based on a plurality of frequency differences at different times, estimates the frequency of the GPS clock signal at each time, and adjusts the reference correction information for correcting the search object frequency so that a search range of a GPS reception part 217 becomes an ideal frequency band.例文帳に追加

クロック周波数推定部１２２は、異なる時刻の複数の周波数差を基にＧＰＳクロック信号の周波数の変動状態を判別し、各時刻におけるＧＰＳクロック信号の周波数を推定し、ＧＰＳ受信部２１７のサーチ範囲が理想的な周波数帯域となるようにサーチ対象周波数を補正するための基準補正情報を調整する。 - 特許庁

The microcomputer includes a means which inputs a clock generated by the CR oscillation circuit to a frequency dividing circuit that can select a frequency division ratio, sets a frequency division ratio, generates a reference period signal by a clock generated by a crystal oscillation circuit, and corrects a start time setting register value on the basis of a ratio of one period of a clock signal output from the frequency division circuit and the reference period signal.例文帳に追加

ＣＲ発振回路が生成するクロックを、分周比が選択可能な分周回路に入力し、分周比を設定するとともに、水晶発振回路が生成するクロックにより基準期間信号を生成し、分周回路からのクロック信号出力の１周期と、基準期間信号との比から、起動時間設定レジスタ値の補正を行う手段を備える。 - 特許庁

In synchronism with clock signals generated from polyphase clock generating sections 1, 2 connected in series, with a plurality of delay circuits for delaying the period of an input pixel clock by a time dividing it into eight substantially equal parts, modulating sections 6, 7 generate PWM signals (MOD1, MOD2) corresponding to respective semiconductor lasers based on respective 8 bit pixel data outputted from the decoder 3.例文帳に追加

変調部６，７は、入力する画素クロックの周期を略８等分する時間だけ遅延させる複数の遅延回路を直列に接続した多相クロック発生部１，２から発生されるクロック信号に同期して、デコーダ３から出力される各８ビットの画素データを基に、各半導体レーザに対応するパルス幅変調信号（ＭＯＤ１，ＭＯＤ２）を生成する。 - 特許庁

Waveform information of a data signal wherein noise jitter is suppressed by averaging data signals to be measured is generated by time-series data at fixed intervals shorter than the period of a clock signal having a frequency corresponding to a bit rate (S1), and a wide-band clock reproduction processing is performed to the waveform information (S2), and a clock signal including the pattern-dependent jitter is reproduced.例文帳に追加

被測定データ信号に対する平均化を行ってノイズ性ジッタを抑圧したデータ信号の波形情報を、ビットレートに対応した周波数のクロック信号の周期より短い一定間隔の時系列データで生成し（Ｓ１）、その波形情報に対して広帯域なクロック再生処理を行って（Ｓ２）、パターン依存性ジッタを含むクロック信号を再生する。 - 特許庁

To exactly set an internal clock of a parking fee adjustment machine based on time information to be provided from the outside even when a receiving state of an atomic clock is poor due to an installation place or surrounding environment, or even at a small parking lot, and to exactly set the internal clock of the parking fee adjustment machine by hardly modifying the existing parking fee adjustment machine.例文帳に追加

設置場所や周囲の環境により電波時計の受信状態が悪く、または小さな駐車場においても、外部から提供される時刻情報に基づいて駐車料金精算機の内部時計を正確に設定でき、または、既存の駐車料金精算機をほとんど改造することなく、駐車料金精算機の内部時計を正確に設定できるようにする。 - 特許庁

The digital camera 1 inquires of another device 105 about radio communication servicing of the clock data through the radiocommunication means, requests the device 105 for servicing through the radiocommunication means, acquires a clock data sent from the device 105 through the radiocommunication means, and sets the initial value of the time-measuring means on the basis of the clock data.例文帳に追加

ディジタルカメラ１は、時計データを無線送信するサービスの提供の有無を無線通信手段を通じて他の装置１０５に問い合わせ、サービスを提供する装置１０５にサービスの提供を無線通信手段を通じて要求し、サービスを提供する装置１０５から送信された時計データを無線通信手段を通じて取得し、この時計データに基づいて計時手段の初期値を設定する。 - 特許庁