「arithmetic processor」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

A portable telephone set 10 relating to this invention is provided with a BBE unit 21 whose core is a host CPU 11, an application unit 26 whose core is an application processor (high-speed arithmetic processor such as DSP) and an interface(I/F) 25 transferring the data of the BBE unit 21 and the application unit 26.例文帳に追加

本発明に係る携帯電話機１０には、ホストＣＰＵ１１を中核とするＢＢＥユニット２１と、アプリケーションプロセッサ（ＤＳＰ等の高速演算処理装置）を中核とするアプリケーションユニット２６と、ＢＢＥユニット２１とアプリケーションユニット２６のデータのやり取りを行うインタフェース（Ｉ／Ｆ）２５と、が示されている。 - 特許庁

The arithmetic processing unit 10x recognizes, upon receipt of the failure occurrence and restoration report in the channel device 300n, that the input and output processor 20n+1 is controlling the channel device 300n in reference to the CH constitution table, and instructs data transfer to the input and output processor 20n+1.例文帳に追加

演算処理装置１０ｘは、チャネル装置３００ｎでの障害発生および回復報告を受けると、ＣＨ構成テーブルを参照して入出力処理装置２０ｎ＋１がチャネル装置３００ｎを制御していることを認識し、入出力処理装置２０ｎ＋１にデータ転送指示を行う。 - 特許庁

The house information panel is provided with an input output block B that applies input output processing to a speech signal and a voice signal, a main control section 1 whose main component is a CPU, a signal processing arithmetic section 10 comprising a digital signal processor DSP, and a nonvolatile memory section 30 that stores various data processed by the signal processing arithmetic section 10.例文帳に追加

住宅情報盤は、通話信号及び音声信号の入出力処理を行う入出力ブロックＢと、ＣＰＵを主構成要素とする主制御部１と、ＤＳＰで構成される信号処理演算部１０と、信号処理演算部１０で取り扱う各種のデータを格納する不揮発性のメモリ部３０とを備える。 - 特許庁

A processor decodes the number of instructions equal to or more than the number of mounted arithmetic units, decides executing conditions by an instruction issuance control part 31 before an execution stage, as regards an instruction whose conditions are false, invalidates the instruction itself, and performs allocation so that the arithmetic units (hardware) are effectively used by the succeeding valid instructions.例文帳に追加

プロセッサは、実行ステージ以前に命令発行制御部３１にて、搭載された演算器の個数以上の命令を解読して実行条件の判定を行い、条件が偽であった命令に関しては、その命令自体を無効化し、後続する有効な命令によって演算器（ハードウェア）が有効に使用されるように割り当てを行う。 - 特許庁

A processor judges execution conditions by decoding the larger number of instructions than the number of mounted arithmetic units in an instruction issuance control part 140 before an execution stage, regarding an instruction of which the conditions are false, invalidates the instruction itself.例文帳に追加

プロセッサは、実行ステージ以前に命令発行制御部１４０にて、搭載された演算器の個数以上の命令を解読して実行条件の判定を行い、条件が偽であった命令に関しては、その命令自体を無効化する。 - 特許庁

Further, the arithmetic processor 12 compares the calculated three-dimensional trace and the shape of the welding jig previously stored in a database 14, selects a welding jig which does not interfere with the three- dimensional trace, and outputs it to an output device 16.例文帳に追加

そして、演算装置１２は算出された３次元軌跡とデータベース１４に予め記憶された溶接治具形状とを比較し、３次元軌跡と干渉しない溶接治具を選択して出力装置１６に出力する。 - 特許庁

In addition to an execution core containing a fetch/decoding means, an arithmetic logic unit (ALU) and a general-purpose register group, a processor has a multimedia extension (MMX) register 58 and an SIMD extension instruction (SSE and SSE2) register 60.例文帳に追加

プロセッサに、フェッチ／復号化手段と、算術論理演算ユニット（ＡＬＵ）及び汎用レジスタ群を含む実行コアに加え、マルチメディア拡張（ＭＭＸ）レジスタ５８およびＳＩＭＤ拡張命令（ＳＳＥ及びＳＳＥ２）レジスタ６０を備える。 - 特許庁

In the image processor, the image processing method and the storage medium, each pixel value of peripheral pixels around a target pixel of image data is extracted, differential arithmetic operation is applied to each of extracted pixel values of the peripheral pixels to calculate the magnitude of a differential vector and the direction of the differential vector.例文帳に追加

画像データの注目画素を中心とした周辺画素の各画素値を抽出し、その抽出された周辺画素値の各画素値を、微分演算し、微分ベクトルの大きさ及び微分ベクトルの方向を算出する。 - 特許庁

The parallel operation is repeated by prescribed times, and at least one arithmetic result in referrable processor elements 51 adjacent in a prescribed direction (the right or left in the figure) is used in each parallel operation.例文帳に追加

所定の回数だけ並列演算を繰り返すとともに、この各並列演算では、参照可能な所定の方向（図４の右方向又は左方向）の隣接するＰＥ５１における少なくとも１つの演算結果を用いる。 - 特許庁

Music data are read by the message group with a music data reading part 15 after being stored in a music data storage part 14, and an arithmetic processing time of the processor required for the processing is calculated in a processing time determining part 16.例文帳に追加

楽曲データは楽曲データ格納部１４に格納された後、楽曲データ読出部１５によってメッセージ群単位に読み出され、処理時間判定部１６でその処理に必要なプロセッサの演算処理時間が算出される。 - 特許庁

To provide an image processor, an imaging apparatus, a noise elimination method and a program, capable of remarkably reducing an arithmetic processing amount while keeping the elimination effect of impulse noise and reducing the erroneous determination of the impulse noise.例文帳に追加

インパルス性ノイズの除去効果を保持したまま、演算処理量を大きく減少させ、かつインパルスノイズの誤判定を減少させるがことが可能な画像処理装置、撮像装置、ノイズ除去方法、並びにプログラムを提供する。 - 特許庁

To provide a rotation processor of font data and a map display system for reducing the load of arithmetic processing for the rotation processing of font data, and for dispensing with any storage device of large capacity for the purpose of storing the font data.例文帳に追加

フォントデータの回転処理のための演算処理の負荷を軽減できるとともに、フォントデータの格納のために大きな容量の記憶装置を必要としないフォントデータの回転処理装置及び地図表示システムを提供する。 - 特許庁

A 1st image processor 10 uses a digital image 11 and secret information 12 to apply a prescribed arithmetic operation to them and generates signature data 13 to detect illegal processing with respect to the digital image.例文帳に追加

第１の画像処理装置１０は、ディジタル画像１１と秘密情報１２とを用いて所定の演算を行い、その演算結果を用いて該ディジタル画像に対する不正な処理を検出するため署名データ１３を生成する。 - 特許庁

To provide a game machine capable of notifying, to the outside, the high possibility of illegality to a controller having an arithmetic processor for the game machine, and allowing an efficient notification or inspection to be performed when game machine state signals have duplicately occurred.例文帳に追加

遊技機用演算処理装置を有する制御装置に対する不正の可能性が高いことを外部に報知可能で、遊技機状態信号が重複発生した場合に効率的な報知や検査が行える遊技機を提供する。 - 特許庁

To efficiently execute prefetch by minimizing the problem of cache contamination or the like by inserting a prefetch instruction into an instruction stream based on execution time information in an arithmetic processor equipped with a cache memory.例文帳に追加

キャッシュメモリを備えた演算処理装置において、実行時情報に基づいてプリフェッチ命令を命令ストリーム中に挿入することにより、キャッシュ汚染等の問題を最小限に抑制しつつ効率的にプリフェッチを実行する。 - 特許庁

To provide a failure information recording system for an arithmetic processor, capable of certainly recording failure information even in case of not normal opereation state of a CPU, and allowing an easy change of the failure information.例文帳に追加

本発明は、ＣＰＵが正常に動作していない状態であっても障害情報が確実に記録でき、障害情報の変更も容易な演算処理装置の障害情報記録システを提供することを目的とする。 - 特許庁

To provide an arithmetic processing unit and a cache memory control device which can arbitrarily divide a cache memory area in blocks according to a process ID so as to improve the effective performance of a processor.例文帳に追加

キャッシュメモリを実装した演算処理装置およびキャッシュメモリ制御装置において、プロセスＩＤに対応してキャッシュメモリ領域をブロック単位で任意に分割可能として、プロセッサの実効性能を向上することを可能とする。 - 特許庁

When respective procedures of dealings for lease and the like are followed, a center processor 1 records specific information sent from the user terminals 2 according to the prescribed information, perform arithmetic processing or retrieval, and properly outputs the result information.例文帳に追加

リース等取引の各手続時において、ユーザ端末2から送信された所定情報に基づき、センタ処理装置1では、所定情報を記録させるとともに、演算処理または検索を行い、その結果情報を適宜出力する。 - 特許庁

To provide a sound processor for performing band expansion processing without being accompanied with an increase in a hardware scale or function limitation even in the case of reproducing an encode signal encoded by an encoding system with a large amount of arithmetic processing.例文帳に追加

演算処理量の多い符号化方式で符号化された符号化信号を再生する場合においても、ハードウェア規模の増大化および機能制限を伴うことなく、帯域拡張処を行う音響処理装置を提供する。 - 特許庁

In this data drive type information processor, a program storage part, a waiting part, and a arithmetic processing part 13 are connected in loop form via a data packet circulation pipeline including a data field storing data for processing complying with a data flow program.例文帳に追加

データ駆動型情報処理装置は、データフロープログラムに従う処理のためのデータを格納するデータフィールドを含むデータパケットの周回パイプラインでプログラム記憶部、待ち合わせ部および演算処理部１３をループ状に結合する。 - 特許庁

A demodulating part 720 is composed of a digital signal processor or the like, respectively performs filter arithmetic processing of the digital data of two channels, which are subjected to baseband conversion by orthogonal detectors 713 and 715 and detects channel selection and a symbol identification point.例文帳に追加

復調部７２０は、デジタルシグナルプロセッサ等で構成され、直交検波器７１３，７１５によりベースバンド変換された２チャネルのデジタルデータに対して、それぞれフィルタ演算処理を行い、チャネル選択及びシンボル識別点を検出する。 - 特許庁

Phase delay means 42, 43 configuring a noise processing apparatus 35 comprising a digital signal processor delay one of the sound signals sent from the microphones 31, 32 and output the delayed signal to sum arithmetic circuits 44, 45.例文帳に追加

デジタル−シグナル−プロセッサからなるからなるノイズ処理装置３５を構成する位相遅延手段４２，４３は、マイクロフォン３１，３２から送られてきた音信号のうちの一方を遅延して和演算回路４４，４５に出力する。 - 特許庁

To provide an image data processor and a histogram display method for applying arithmetic processing to the entire area and a selected area of image data picked up by an imaging device to respectively display the results as separate histograms.例文帳に追加

撮像素子によって撮像された画像データについて、その全体範囲および選択された範囲をそれぞれ別々のヒストグラムとして演算処理して表示可能な画像データ処理装置およびヒストグラム表示方法を提供する。 - 特許庁

The display control part confirms the load state of the arithmetic processor when a decoding processing performance indication with respect to the image reproduction function part is detected in a state where the parallel operation function part is performing the image output processing.例文帳に追加

表示制御部は、並行動作機能部により画像出力処理が実行されている状態において、画像再生機能部に対するデコード処理の実行指示が検知された場合に、演算処理装置の負荷状況を確認する。 - 特許庁

This semiconductor device is provided with a voltage detecting means 101 for detecting that the voltage level of an operating power source is less than a threshold value and a central arithmetic processor 104 which can be reset based on a voltage detection signal S101.例文帳に追加

動作電源の電圧レベルがしきい値以下になったことを検出する電圧検知手段１０１と、その電圧検知信号Ｓ１０１に基づいてリセット可能な中央演算処理装置１０４を備えた半導体装置である。 - 特許庁

An arithmetic circuit 8 allows input of a signal from the velocity distribution meter 6 and allows input of the measured coordinates from the signal processing controller 7, an image processor 9 processes data, and a display device 10 displays statistics.例文帳に追加

演算回路８は、速度分布計６からの信号を入力し信号処理制御装置７からの測定座標を入力し画像処理装置９でデータ処理した後、表示装置１０で統計諸量が表示される。 - 特許庁

To provide an imaging device with a camera-shake compensation function capable of appropriately correcting a camera-shake even when an arithmetic processor which is installed in a main body case and an imager which is moved along an X-Y plane are electrically connected together.例文帳に追加

本体ケースに設けられた演算処理装置およびＸ−Ｙ平面に沿って移動される撮像素子を電気的に接続しても、適切に手ぶれ補正を行うことができる手ぶれ補正機能付き撮像装置を提供する。 - 特許庁

Also, this information processor is configured to distribute data as the object of arithmetic processing, and to operate the CPU 10 of the computer 1, the CPU 32 of the first docking station and the CPU 42 of the second docking station, for processing the data in parallel.例文帳に追加

また、演算処理すべきデータを分散させて、コンピュータ１のＣＰＵ１０と、第１のドッキングステーション３０のＣＰＵ３２、第２のドッキングステーション４０のＣＰＵ４２を稼動させて、並列的に処理することも可能となる。 - 特許庁

The data processor 200 samples only the picture data of parts of points e, f, g, and h in the screen 53 and, as a result of the sampling, gradation correction values corresponding to the full gradation in the points e, f, g and h are calculated by arithmetic interpolation.例文帳に追加

データ処理装置２００は、スクリーン５３中の点ｅ、ｆ、ｇ、ｈの部分の画像のデータのみをサンプリングし、サンプリング結果より点ｅ、ｆ、ｇ、ｈにおける全階調に対応する階調補正値を補間演算により算出する。 - 特許庁

To suppress the arithmetic load of a processor as little as possible while maintaining high sound source separation performance even if there is a change in an acoustic environment when performing sound source separation processing using a BSS system based on an ICA method.例文帳に追加

ＩＣＡ法に基づくＢＳＳ方式による音源分離処理を行うに当たり、音響環境の変化があった場合でも、高い音源分離性能が維持されるようにしつつ、プロセッサの演算負荷を極力抑えられること。 - 特許庁

The program load processor 15 of the protection controller 1 loads a program module concerned from a server 3 via a communication network 2 each time the use of the program module becomes necessary in an arithmetic unit 12 and a screen image managing part 13.例文帳に追加

保護制御装置１のプログラムロード処理部１５は、演算処理部１２および画面情報管理部１３でプログラムモジュールの使用が必要となる毎に、当該プログラムモジュールを通信ネットワーク２経由でサーバ３からロードする。 - 特許庁

A processor that executes respective loops is determined on the basis of calculation density found by analyzing input software 702 and calculated by dividing an arithmetic operation frequency in a loop by the size of data accessed in the loop, a data reference area size that is a total of areas where data is referred to, and a preliminarily prepared win-loss table in which wins and losses of execution times between the host processor 101 and an accelerator processor 104 are defined.例文帳に追加

入力ソフトウェア７０２を解析して求めた、ループ中の算術演算回数をループ中にアクセスするデータのサイズで除した計算密度と、データを参照する領域を合計したデータ参照領域サイズと、予め用意された前記ホストプロセッサ１０１と前記アクセラレータプロセッサ１０４との実行時間の優劣が定められている勝敗表とに基づいて、各ループを実行させるプロセッサを決定する。 - 特許庁

It also comprises an arithmetic processor 9 having a distance measuring processor 7 for measuring the distances to the measuring objects 1 and 2 at a plurality of locations based on the data from the detector 6, and a distance calculating processor 8 arithmetically processing the data from the distance measuring processor 7 and calculating the distance between the measuring objects 1 and 2.例文帳に追加

レーザー測距装置Ａにおいて、複数方向の測定物１，２に向かって光ビームＬＢを照射する照射部４と各々の測定物１，２からの反射光ＬＣを受光する受光部５とを有する検出部６と、検出部６からのデータに基づいて複数箇所の測定物１，２の各々の距離測定を行なう距離測定処理部７と当該距離測定処理部７からのデータを演算処理して測定物１，２間の距離算出を行なう距離算出処理部８とを有する演算処理部９とを備えている。 - 特許庁

To provide a data collection processor capable of attaining measurement in a high dynamic range with out increasing the bit number of an A/D converter, capable of converting a nonlinear scale data into a linear scale data without using a complicated arithmetic processing circuit, and capable of integration-processing sampling data obtained in the nonlinear scale, in the data collection processor using the A/D converter.例文帳に追加

Ａ／Ｄ変換器を用いたデータ収集処理装置において、Ａ／Ｄ変換器のビット数を増やすことなく高ダイナミックレンジでの測定を実現すると共に、複雑な演算処理回路を使用せずに、非線形スケールデータをリニアスケールへ変換し、非線形スケールで得られたサンプリングデータの積算処理を可能としたデータ収集処理装置を提供する。 - 特許庁

The digital signal arithmetic unit 1c has a constitution which has a third signal route not via a digital signal processor 2 in addition to a first signal route via a sound field program processing part 4 of the digital signal processor 2 and a second signal route via a correcting processing part 5 as signal routes for an input digital signal S_in.例文帳に追加

本発明に係るディジタル信号演算装置１ｃは、入力ディジタル信号Ｓ_inの信号経路として、ディジタル信号プロセッサ２の音場プログラム処理部４を経由する第１信号経路、及び補正処理部５を経由する第２信号経路の他に、ディジタル信号プロセッサ２を経由しない第３信号経路を有する構成である。 - 特許庁

To provide a processor integrated circuit capable of reducing hardware design manhours, in a processor integrated circuit provided with (n) processors (n is a natural number not smaller than 2) different in latency of DMA (Direct Memory Access) and (n) DMA mediation circuits for executing DMA via arithmetic units by mediating access to the respective processors.例文帳に追加

ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）のレイテンシが異なるｎ（ｎは２以上の自然数）個のプロセッサと、各プロセッサに対するアクセスを調停し、演算器を介してＤＭＡを行うｎ個のＤＭＡ調停回路とを備えたプロセッサ集積回路において、ハードウェア設計工数を削減できるプロセッサ集積回路を提供する。 - 特許庁

A constitution 200 obtained by integrating the receiver 10, the detector 300, an arithmetic processor for obtaining the value CD1, the value CD2, the value SD and the value CD2 and a selective processor for selecting the value CD1 or CD2 is fixed to a top of a columnar pole 950 provided in a ship 900.例文帳に追加

受信部分１００・検出部分３００と、衛星電波針路方位値ＣＤ１・地磁気針路方位値ＣＤ２・速度値ＳＤ・地磁気方位値ＣＤ２を得る演算処理部分と、針路方位値ＣＤ１・ＣＤ２の選択処理部分とを一体にした構成体２００を船舶９００に設けた柱状体９５０の頂部に固定する。 - 特許庁

This information processor 10 including an arithmetic unit 11 and a main storage device 13 and a cache device 12 is configured to detect a load instruction 107 to a cache device whose delay is generated during cache fill execution due to a prefetch instruction 105 from the arithmetic unit 11, and to acquire the generation frequency or duration of the detected load instruction 107.例文帳に追加

演算装置１１と主記憶装置１３とキャッシュ装置１２を含む情報処理装置１０であって、演算装置１１からのプリフェッチ命令１０５によるキャッシュフィル実行中により遅延が発生したキャッシュ装置に対するロード命令１０７を検出し、検出したロード命令１０７の発生回数又は継続時間を取得する機能を有する。 - 特許庁

In an image processing program and an image processor, a mean pixel value in one pixel of a reduction image is calculated by using divided blocks generated by dividing an original image into nDev pieces as units, so that it is possible to acquire a mean pixel value by an integer arithmetic operation without calculating decimal numbers generated according to the reduction rate by a floating-point arithmetic operation.例文帳に追加

本発明の画像処理プログラム及び画像処理装置によれば、元画像をｎＤｅｖ個に分割することによって生じた分割ブロックを単位として、縮小画像の１画素における平均画素値を算出するので、縮小率に応じて生じる小数を浮動小数演算によって演算するのではなく、整数演算によって平均画素値を得ることができる。 - 特許庁

This flowmeter has a flow sensor 2 for measuring the flow rate of a fluid, a central processor 3 for calculating the flow rate and the integrated value of the flow rate based on the measurement result by the flow sensor 2 and detecting an abnormality of the measurement result or arithmetic result, and a nonvolatile memory 6 for storing abnormality information with the measurement result or arithmetic result.例文帳に追加

本発明の流量計は、流体の流量を計測するフローセンサ２と、フローセンサ２による計測結果にもとづき、流量および流量の積算値を演算するとともに、その計測結果または演算結果の異常を検出する中央演算処理装置３と、計測結果または演算結果とともに異常情報を保存する不揮発性メモリ６とを有している。 - 特許庁

The processor has an arithmetic control means 110 which recognizes the byte order of a word in 1st, word order and is provided with an alignment means which is connected to the arithmetic control means 110 and can selectively switch the byte order of an output word to an input word between 1st word order and 2nd word order, and instructs the 1st word order or 2nd word order to the alignment means.例文帳に追加

ワードに対するバイト順を第１の語順で認識する演算制御手段（１１０）を有し、演算制御手段に接続され入力ワードに対する出力ワードのバイト順を第１の語順又は第２の語順に選択的に切換え可能なアライメント手段（２０２〜２０４）を設け、フラグ手段（１８２）でアライメント手段に第１の語順又は第２の語順を指示する。 - 特許庁

The processor element 101 includes a logic cell 300 the function of which can be changed on the basis of first setting information and applying prescribed logic arithmetic operation processing to an input signal to produce data and a cross connect switch 301 for carrying out arrangement, copying and inversion processing of the data from the logic arithmetic means on the basis of second setting information to generate data.例文帳に追加

プロセッサエレメント１０１は、第１の設定情報に基づいて機能の変更が可能であって入力信号に所定の論理演算処理を行ってデータを生成するロジックセル３００と、第２の設定情報に基づいて前記論理演算手段からの前記データの整列と複製と反転処理を行ってデータを生成するクロスコネクトスイッチ３０１と、有している。 - 特許庁

In this image processing program and an image processor, a mean pixel value in one pixel of a reduction image is calculated by using divided blocks generated by dividing an original image into nDev pieces as units, so that it is possible to acquire mean pixel values by an integer arithmetic operation without calculating decimal numbers to be generated according to a reduction rate by a floating-point arithmetic operation.例文帳に追加

本発明の画像処理プログラム及び画像処理装置によれば、元画像をｎＤｅｖ個に分割することによって生じた分割ブロックを単位として、縮小画像の１画素における平均画素値を算出するので、縮小率に応じて生じる小数を浮動小数演算によって演算するのではなく、整数演算によって平均画素値を得ることができる。 - 特許庁

Further, each processor element includes M-pieces of condition register parts for storing condition data output from the individual arithmetic logic units, and during conditional instruction execution, according to the condition data stored in the condition register parts, each of the corresponding arithmetic logic units determines whether the operation is executed or not.例文帳に追加

そのようなＳＩＭＤ型マイクロプロセッサにおいて、更に、各プロセッサエレメントが、個々の算術論理演算回路から演算出力された条件データを格納する条件レジスタ部をＭ個装備しており、条件付き命令実行の際に、条件レジスタ部に格納された条件データにより、対応する算術論理演算回路の夫々が演算を実行するか否かを決定することを特徴とする。 - 特許庁

This processor comprises a CPU 20 capable of executing a predetermined arithmetic processing, a memory 30 accessible by the CPU, and a data transfer mechanism 40 capable of controlling the data transfer between it and the memory instead of the CPU.例文帳に追加

所定の演算処理を実行可能なＣＰＵ（２０）と、上記ＣＰＵによってアクセス可能なメモリ（３０）と、上記メモリとの間のデータ転送を、上記ＣＰＵに代わって制御可能なデータ転送機構（４０）とを含んでプロセッサを構成する。 - 特許庁