「array circuit」に関連した英語例文の一覧と使い方(25ページ目) - Weblio英語例文検索

While wiring patterns among solar cell modules M1 to M4 which are arrayed longitudinally and laterally are switched by gate units G1 to G12, an open-circuit voltage and a short-circuit current of the whole solar cell array are measured, and a characteristic calculating means calculates output characteristics of the individual solar cell modules based on the above measured voltage and circuit.例文帳に追加

縦横に配列された太陽電池モジュールＭ１〜Ｍ４間の配線パターンを、ゲートユニットＧ１〜Ｇ１２で切換えつつ太陽電池アレイ全体の開放電圧と短絡電流を測定し、これに基づいて特性算出手段で個々の太陽電池モジュールの出力特性を算出する。 - 特許庁

The display device is provided with a pixel array part 1 in which signal lines and scanning lines are arrayed and which has an image capture function, a signal line drive circuit 2 for driving the signal lines, a gate line drive circuit 3 for driving the scanning lines, and a serial signal output circuit 4 for serially outputting a result of image capture.例文帳に追加

表示装置は、信号線および走査線が列設され画像取込機能を有する画素アレイ部１と、信号線を駆動する信号線駆動回路２と、走査線を駆動するゲート線駆動回路３と、画像取込結果をシリアル出力するシリアル信号出力回路４とを備えている。 - 特許庁

An input/output circuit (input circuit 27, 37 and output circuit 26, 36) is provided for each connecting pad 21, 31 for attaining a connection between a storage device chip 20 and the outside of an ASIC 30 (between mutual chips) and these input/output circuits are disposed in an array shape (grid shape in the present embodiment).例文帳に追加

記憶装置チップ２０及びＡＳＩＣ３０における外部（互いのチップ）との接続を図るための接続パッド２１，３１毎に入出力回路（入力回路２７，３７、出力回路２６，３６）を配設し、これらをアレイ状（本実施形態では格子状）に配列している。 - 特許庁

At the time of a test, a program data set circuit 15 can write a test pattern to the memory cell array 14 without passing through the shift register 12 by outputting set signals SA0, SA1 making forcedly the data latch circuit 13 a set state to the data latch circuit 13, and a transfer time of a test pattern can be omitted.例文帳に追加

テスト時に、プログラムデータセット回路１５は、データラッチ回路１３を強制的にセット状態にするセット信号ＳＡ０,ＳＡ１をデータラッチ回路１３に出力することによって、シフトレジスタ１２を介さずにテストパターンをメモリセルアレイ１４に書き込みでき、テストパターンの転送時間を省ける。 - 特許庁

An LED device includes an LED array 12, LED driver ICs 14(0) to 14(N-1), a DC-DC converter 16, a first feedback circuit constituted of voltage-dividing circuits 24 and 26, and a headroom voltage monitoring circuit having a controller 38 and a second feedback circuit 80.例文帳に追加

ＬＥＤ装置は、ＬＥＤアレイ１２と、ＬＥＤドライバＩＣ１４(0)〜１４(N-1)と、ＤＣ−ＤＣコンバータ１６と、分圧抵抗２４，２６からなる第１のフィードバック回路と、コントローラ３８および第２のフィードバック回路８０とを有するヘッドルーム電圧監視回路とを備えている。 - 特許庁

To reduce power consumption of a semiconductor storage device formed by hierarchizing an isolation signal generation circuit which adopts a shared sense amplifier system into a main isolation signal generation circuit and a sub isolation signal generation circuit and devises electric disconnection between a cell array and a sense amplifier.例文帳に追加

シェアドセンスアンプ方式を採用し、セルアレイとセンスアンプとの電気的切断を図るアイソレーション回路を制御するアイソレーション信号発生回路をメインアイソレーション信号発生回路とサブアイソレーション信号発生回路とに階層化してなる半導体記憶装置に関し、消費電力の低減化を図る。 - 特許庁

The memory is also provided with a switch control circuit 10 turning off the boosting power source switch SWi corresponding to the other blocks excluding a voltage detecting circuit 9 detecting decline of a voltage level of the power source line 8 and a block in which the memory cell array 1 is selected by an output of this voltage detecting circuit 9.例文帳に追加

電源線８の電圧レベル低下を検知する電圧検出回路９と、この電圧検出回路９の出力によりメモリセルアレイ１の選択されているブロックを除き、他のブロックに対応する昇圧電源スイッチＳＷｉをオフにするスイッチ制御回路１０が設けられている。 - 特許庁

A pseudo SRAM is provided with an ATD circuit 3 detecting each of transition of an external chip-enable signal/CE, address signals ADx, ADy, and an external write-enable signal/WE, and a control circuit controlling access of a memory cell array based on a detected result of this ATD circuit 3.例文帳に追加

擬似ＳＲＡＭに、外部チップイネーブル信号／ＣＥ、アドレス信号ＡＤｘ，ＡＤｙ及び外部ライトイネーブル信号／ＷＥの遷移をそれぞれ検知するＡＴＤ回路３と、このＡＴＤ回路３の検知結果に基づきメモリセルアレイのアクセスを制御する制御回路とを設けている。 - 特許庁

A semiconductor integrated circuit 100 is provided with a test mode setting circuit 5 detecting a test mode, a row decoder 7 and a word driver 8 controlling activation of a word line of a memory cell array 6, and a RXTM generating circuit 15 generating a word line driving signal for driving a word line.例文帳に追加

本発明に係る半導体集積回路１００は、テストモードを検知するテストモード設定回路５、メモリセルアレイ６のワード線の活性を制御するロウデコーダ７およびワードドライバ８、ならびにワード線を駆動するためのワード線駆動信号を発生するＲＸＴＭ発生回路１５を備える。 - 特許庁

To provide an imaging element for supplying a read current to a pixel circuit to read an output potential, that suppresses variation in the operation of a read current source circuit provided to each array of the pixel circuit so as to reduce stripe noise from an imaged image.例文帳に追加

画素回路に読み出し電流を供給して出力電位を読み出す撮像素子において、画素回路のアレイ列毎に備えられる読み出し電流源回路の動作ばらつきを抑制し、撮像した画像から筋状ノイズを減少させる撮像素子を提供する。 - 特許庁

To provide a controller for detecting a setting state of a programmable device such as an FPGA(Field Programmable Gate Array) that detects the configuration of the programmable device as a whole circuit so as to control the operation of the circuit thereby enhancing the surety of the circuit operation and minimizing wasteful works of a user.例文帳に追加

ＦＰＧＡ等のプログラマブルデバイスのコンフィグレーションを回路全体で検出して回路の動作を制御することにより回路の動作の確実性を向上させるとともに、ユーザの無駄な作業を極力減らすことができるプログラマブルデバイスの設定検出制御装置を提供する。 - 特許庁

The storage part 3 is provided with: storage circuits 4-7 each including a one-time PROM cell array; a selection circuit 8 for selecting one of storage circuit from among the storage circuits 4-7 corresponding to selection signals inputted from the outside and outputting an operation instruction signal instructing to perform an operation to the selected storage circuit; a control circuit 9; and a high voltage circuit 10.例文帳に追加

記憶部３は、ワンタイムＰＲＯＭセルアレイを各々が含む記憶回路４〜７と、外部から入力される選択信号に応じて、記憶回路４〜７の中から１個の記憶回路を選択し、選択された記憶回路に対して動作するように指示する動作指示信号を出力する選択回路８と、制御回路９と、高電圧回路１０とを具備する。 - 特許庁

The present invention relates to a solid-state imaging apparatus comprising a pixel array section 2 wherein a plurality of pixel cells having a plurality of photoelectric conversion elements are arrayed, and a column circuit 4 for performing addition in a ratio based on the array of the plurality of photoelectric conversion elements when adding, in specific combination, a plurality of signals outputted from the plurality of photoelectric conversion elements in the pixel array section 2.例文帳に追加

本発明は、複数の光電変換素子を有する画素セル１が複数配列された画素アレイ部２と、画素アレイ部２の複数の光電変換素子から出力される複数の信号を特定の組み合わせで加算する際、複数の光電変換素子の配列による比率で加算を行うカラム回路４とを備える固体撮像装置である。 - 特許庁

By having a dummy cell array 201 arranged in a memory cell array 101, and an intermediate buffer 300 arranged between the dummy cell array and the input-output circuits 400, control signal of the input-output circuit 400 can be operated at a high speed and at a high frequency in the memory of a large bit width, while the effect of increasing area to the absolute minimum is suppressed.例文帳に追加

ダミーセルアレイ２０１をメモリセルアレイ１０１内に配置し、中間バッファ３００を入出力回路４００の間に配置することにより、ビット幅の大きなメモリにおいても面積増大効果を最小限に抑えつつ、入出力回路４００の制御信号を高速かつ高周波で動作させることを可能にする。 - 特許庁

The array sensor 10 includes: a sensor element array including a plurality of sensor elements; a signal processing array 2 connected to each of the plurality of sensor elements; and a bias voltage supply circuit 7 that supplies a bias voltage Vb for controlling an output quantity of the sensor elements for each of a plurality of areas 30 including at least one sensor element.例文帳に追加

アレイセンサ１０を、複数のセンサ素子を備えるセンサ素子アレイと、複数のセンサ素子のそれぞれに接続された信号処理回路アレイ２と、少なくとも１つのセンサ素子を含む複数の領域３０毎に、センサ素子の出力量を制御するバイアス電圧Ｖｂを供給するバイアス電圧供給回路７とを備えるものとする。 - 特許庁

This device is provided with a low potential supply circuit SUPG shifting a power source potential or a ground potential of a memory cell array MARY1 in a static operation mode such as a read-write mode or the like.例文帳に追加

リード・ライトモードなどの静的動作モードにおいてメモリセルアレイＭＡＲＹ１の電源電位または接地電位をシフトさせる低電位供給回路ＳＵＰＧを備える。 - 特許庁

The arithmetic operation circuit is constituted so that an input signal of each FA may be changed according to each operation by enabling the FA array to be used in common in multiplication and division.例文帳に追加

ＦＡアレイを乗算及び除算において共通に使用できるようにし、各ＦＡの入力信号を各演算に応じて切り替えるように構成する。 - 特許庁

This memory is provided with monitor terminals for test 1, 2, 3, 4 connecting directly output signals of a plurality of sense amplifiers 7 performing read operation of each memory array 8 to a test circuit 16.例文帳に追加

各メモリアレー８の読み出し動作を行う複数のセンスアンプ７の出力信号を直接検査回路１６へ接続する検査用モニター端子１、２、３、４を設ける。 - 特許庁

The receiver 100 is provided with an array antenna 10, terminals 18, 19, 21 and 22, switches S1, S2, a reception circuit 20, a switching control unit 30, and a reactance setting section 40.例文帳に追加

受信機１００は、アレーアンテナ１０と、端子１８，１９，２１，２２と、スイッチＳ１，Ｓ２と、受信回路２０と、切換制御部３０と、リアクタンス設定部４０とを備える。 - 特許庁

The memory system is equipped with a memory cell array 1, a bit line switch 4, first and second page buffers 2 and 3, a column switch 5, and an error correction circuit 11, and control circuits 7, and 10.例文帳に追加

記憶システムは、メモリセルアレイ１、ビット線スイッチ４、第１，第２のページバッファ２，３、カラムスイッチ５、エラー訂正回路１１及び制御回路７，１０を備えている。 - 特許庁

To provide a semiconductor device comprising a memory cell array having a hierarchical bit line configuration, which has a small circuit scale and can suppress an increase in a chip area and timing skew.例文帳に追加

ビット線構成が階層化されたメモリセルアレイにおいて、回路規模が小さくチップ面積の増加及びタイミングスキューを抑制可能な半導体装置を提供する。 - 特許庁

To provide a current load driving circuit which has large freedom of arrangement of each constituent element while minimizing deterioration of operational characteristics when it is constituted of a gate array or the like.例文帳に追加

ゲートアレイなどで構成する場合に、動作特性の低下をできるだけ抑制しつつ、各構成要素の配置の自由度が大きな電流負荷駆動回路の提供。 - 特許庁

Access to each memory cell of a memory array 110 is made by an boosted voltage obtained by boosting the supply voltage of a battery 195 through a boosting circuit 190.例文帳に追加

メモリセルアレイ１１０の各メモリセルへのアクセスは、バッテリ１９５の電源電圧が昇圧回路１９０によって昇圧された昇圧電圧によって行われる。 - 特許庁

When an IC card 2 is electromagnetically coupled with an antenna pattern, the voltage level of a matching circuit 14 is detected by a matching state monitoring part 17, and outputted to a gate array 12.例文帳に追加

ＩＣカード２がアンテナパターン１５Ａと電磁結合した場合、マッチング回路１４の電圧レベルをマッチング状態監視部１７により検出しゲートアレイ１２に出力する。 - 特許庁

To provide a method for producing a TFT array substrate in which short circuit of pixel elements can be eliminated without having any effect on the gate line, the source line and the TFT.例文帳に追加

ゲート配線、ソース配線およびＴＦＴに影響を与えずに画素電極同士のショートを解消することができるＴＦＴアレイ基板の製造方法を提供する。 - 特許庁

An LED array is put on the base 340, and is coupled with the circuit which has, in one embodiment, possibility of converting AC line voltage into DC voltage.例文帳に追加

ＬＥＤアレイがベース３４０上に提供され、且つ一実施の形態ではＡＣライン電圧をＤＣ電圧に変換する可能性がある回路に結合される。 - 特許庁

In a display data RAM 50, memory cells holding gradation data for two lines are arranged in the direction of output pad array within an output pad pitch L of the display driving circuit.例文帳に追加

表示データＲＡＭ５０は、表示駆動回路の出力パッドピッチＬ内に、２ライン分の階調データを保持するメモリセルが、出力パッドの配列方向に配置される。 - 特許庁

The infrared solid-state imaging element including an infrared detection pixel array 250 formed on a substrate and a detection circuit part 260 formed on the substrate is provided.例文帳に追加

基板上に設けられた赤外線検出画素アレイ２５０と、基板上に設けられた検出回路部２６０と、を備えた赤外線固体撮像素子が提供される。 - 特許庁

In the semiconductor memory device 1, a back gate electrode 21 is arranged in the cell array section CA and the gate electrode 22 of a field effect transistor 25 in the peripheral circuit section SC.例文帳に追加

半導体記憶装置１において、セルアレイ部ＣＡにはバックゲート電極２１を設け、周辺回路部ＳＣには電界効果トランジスタ２５のゲート電極２２を設ける。 - 特許庁

To provide a high level synthesizer or the like which facilitates memory sharing by revising mounting of a memory to an array variable part corresponding to a memory of an operation level circuit.例文帳に追加

動作レベル回路のメモリに該当する配列変数部分に対してどのように実装するかでメモリの共有化を容易にする高位合成装置等を提供すること。 - 特許庁

The array cartridge 10, which stores a plurality of disk drive units 11, comprises an MPU 30, a nonvolatile memory 31, an LCD 32 and an opening and closing detection circuit 36.例文帳に追加

アレイカートリッジ１０は、複数のディスクドライブ装置１１を着脱可能に収容し、ＭＰＵ３０、不揮発性メモリ３１、ＬＣＤ３２、開閉検知回路３６等を備える。 - 特許庁

I/F boards 30 each provided with an I/F circuit 30a and a connector 30b are radially provided at an equal interval on the main body 10 of a cylindrical speaker array 1.例文帳に追加

円筒型スピーカアレイ１の本体１０には、Ｉ／Ｆ回路３０ａおよびコネクタ３０ｂが設けられたＩ／Ｆボード３０が放射状に等間隔で設けられている。 - 特許庁

The side edge of the circuit board 7 where the terminals 13 are arranged in array is usually designated as a part-mounting inhibiting region α due to manufacturing problems.例文帳に追加

複数の端子１３が配列配置されている回路基板７の端縁部は、製造上の問題から部品の搭載を禁止する領域αとして設定されてきた。 - 特許庁

When a failure occurs on each substrate 10, 20, 30, a control circuit (a CPU 11, an FPGA (Field Programmable Gate Array) 13, a BMC (Baseboard Management Controller) 21, an SFP (Small Form-Factor Pluggable) 31, a PXH 32) on each substrate detects the failure, and stores it in an NVRAM 22.例文帳に追加

各基板１０，２０，３０で障害が発生すると、各基板上の制御回路（ＣＰＵ１１，ＦＰＧＡ１３，ＢＭＣ２１，ＳＦＰ３１，ＰＸＨ３２）が、その障害を検出し、ＮＶＲＡＭ２２に記憶する。 - 特許庁

Word line drive circuits (2R, 2L) are arranged face to face on both sides of a memory cell array (1) and word line drivers are alternately arranged to memory cell lines in each word line drive circuit.例文帳に追加

メモリセルアレイ（１）の両側にワード線ドライブ回路（２Ｒ，２Ｌ）を対向して配置し、各ワード線ドライブ回路には、ワード線ドライバをメモリセル行に対して交互に配置する。 - 特許庁

To provide a fixing structure and a fixing method for a ball grid array case preventing a short circuit between neighboring bumps, and surely connecting a BGA case to a PWB.例文帳に追加

本発明は、隣接バンプ間のショートを防止でき、ＢＧＡケースが確実にＰＷＢに接続できるボールグリッドアレイケースの固定構造および固定方法を提供する。 - 特許庁

To suppress an increase in leak current in a semiconductor integrated circuit with a gate array structure because of the trend for the gate length to become shorter due to the development in the fine machining technique.例文帳に追加

ゲートアレイ構造の半導体集積回路において、微細加工技術の進展によりゲート長が短くなる傾向があり、それに伴うリーク電流の増加を抑える。 - 特許庁

A high-density twin MONOS memory device integrating a twin MONOS memory cell array and CMOS logic device circuit consists of two fabrication methods.例文帳に追加

本発明のツインＭＯＮＯＳメモリセルアレイおよびＣＭＯＳ論理素子回路を集積した高密度ツインＭＯＮＯＳメモリ素子は、２つの製造方法から構成される。 - 特許庁

To provide an imaging apparatus capable of achieving a wide dynamic range while suppressing an increase in a circuit area by a pixel array for capturing low-and high-sensitivity images.例文帳に追加

低感度の画像と高感度の画像を撮像する画素アレイを用いて、回路面積の増大を抑制しつつ広ダイナミックレンジを実現できる撮像装置を提供する - 特許庁

A control circuit of a memory array device that has one or two related memory cells includes a true bitline connected to one or two memory cells and a complementary bitline.例文帳に追加

関連した１つまたは複数のメモリ・セルを有するメモリ・アレイ・デバイスの制御回路は、１つまたは複数のメモリ・セルに結合された真ビットラインおよび相補ビットラインを含む。 - 特許庁

Further, a decryption circuit 31 generates a normal address for specifying a location in the memory array 32 based on the encrypted address 91 issued by the computer 2.例文帳に追加

さらに、復号回路３１は、コンピュータ２において発行された暗号化済みアドレス９１に基づいてメモリアレイ３２における位置を指定するための正規アドレスを生成する。 - 特許庁

In particular, one terminal (arvss) and an another terminal (vssm) of a potential control circuit in each of the SRAM modules are connected to a cell array (cell_array) and a local power line (vssm), respectively.例文帳に追加

具体的には、各ＳＲＡＭモジュールの電位制御回路の一方の端子ａｒｖｓｓと他方の端子ｖｓｓｍはセルアレーｃｅｌｌ＿ａｒｒａｙとローカル電源線ｖｓｓｍに接続される。 - 特許庁

To control a gain of a specific frequency zone of an input oscillatory wave, and to have a detection sensitivity control function, in a simple circuit configuration of a resonator array type.例文帳に追加

共振子アレイ型の簡易な回路構成にて、入力振動波の特定の周波数帯域の利得を制御できる振動波検出方法及び装置を提供する。 - 特許庁

A polarizing plate 180, which is arranged on the surface of the array substrate 100, has a light shielding layer that is arranged to shield light at an area corresponding to the driving circuit.例文帳に追加

アレイ基板１００の表面に設けられた偏光板１８０は、駆動回路に対応した領域を遮光するように設けられた遮光層を有している。 - 特許庁

A flexible detector array transmission circuit 12 for an X-ray imaging system 10 includes an electrical conductive base layer 70 connected electrically with a detector 68.例文帳に追加

Ｘ線イメージング・システム１０用の可撓性検出器アレイ伝送回路１２は、検出器６８に電気的に結合された導電性基板層７０を含むことができる。 - 特許庁