「array circuit」に関連した英語例文の一覧と使い方(28ページ目) - Weblio英語例文検索

The organic electroluminescence device is provided with a pixel array part 1, scanning signal supply circuit 2, video signal supply circuit 3, signal line drive amplifier 4, external light sensor 5, A/D converter 6, gain/ cathode voltage control part 8, gain control voltage generating circuit 9, cathode voltage generating circuit 10, and cathode driving amplifier 11.例文帳に追加

有機エレクトロルミネッセンス装置は、画素アレイ部１と、走査信号供給回路２と、映像信号供給回路３と、信号線駆動アンプ４と、外光センサ５と、Ａ／Ｄ変換器６と、ゲイン／陰極電圧制御部８と、ゲイン制御電圧発生回路９と、陰極制御電圧発生回路１０と、陰極駆動アンプ１１とを備えている。 - 特許庁

To avoid an instable state at the time of turning on power source by providing a switching circuit between a C-MOS inverter circuit constituting the output part of a scanning line driving circuit and a wiring supplying power source in constitution in which the driving circuit of signal lines and scanning lines is arranged on the same glass substrate as the pixel array of a liquid crystal display device.例文帳に追加

液晶表示装置の画素アレイと同一ガラス基板上に、信号線や走査線の駆動回路を配置した構成において、走査線駆動回路の出力部を構成するＣ−ＭＯＳインバータ回路と、電源を供給する配線との間に、スイッチ回路を設けることにより、電源投入時の不安定な状態を回避する。 - 特許庁

In the auxiliary cell array 2, write-in and read-out of 1/2 VBLH is performed for the memory cell, decision by majority of sense output of an auxiliary sense amplifier circuit 9 is performed by a decision by majority circuit 11, a high level potential VDWLH supplied to a dummy word line driving circuit 5 is generated by a VDWLH generating circuit 13 in accordance with the result.例文帳に追加

補助セルアレイ２において、メモリセルに１／２ＶＢＬＨの書き込みと読み出しを行い、多数決回路１１により補助センスアンプ回路９のセンス出力の多数決をとって、その結果に応じてＶＤＷＬＨ発生回路１３によりダミーワード線駆動回路５に供給される高レベル電位ＶＤＷＬＨを発生させる。 - 特許庁

The solid-state imaging apparatus 100 having a pixel array 101 consisting of one or more pixels is provided with a first H-level detecting circuit 104, a first L-level detecting circuit 105, a second H-level detecting circuit 108 and a second L-level detecting circuit 109 for detecting potentials to be generated in the signal lines for control connected to the pixels.例文帳に追加

１以上の画素からなる画素アレイ１０１を有する固体撮像装置１００であって、画素に接続されている制御用信号線に生じる電位を検出する第１のＨレベル検出回路１０４、第１のＬレベル検出回路１０５、第２のＨレベル検出回路１０８、第２のＬレベル検出回路１０９を備える。 - 特許庁

In this semiconductor memory device, a load voltage correction circuit 12 corrects load voltage input from a load voltage signal line 13 in accordance with output of a dummy cell array 11 in which rewriting operation of the almost same number of times of rewriting as the number of times of rewriting of a memory cell array 16m are performed.例文帳に追加

この半導体記憶装置によれば、負荷電圧補正回路１２は、メモリセルアレイ１６ｍの書換え回数と略同じ回数の書換え動作が行われているダミーセルアレイ１１の出力に応じて、負荷電圧信号線１３から入力される負荷電圧を補正する。 - 特許庁

Thus, the influence of a short circuit of a word line and a bit line caused at one side of a memory array side is transmitted to the other side of the memory cell array side by controlling the operation timing of the bit line separation signal by an external signal, defective bit lines of the shared sense amplifier can be detected.例文帳に追加

このように、ビット線分離信号の動作タイミングを外部信号によって制御することにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。 - 特許庁

A 1st feedback circuit 111 is connected to a clock output terminal 103 and a 1st driver array 105, generates a 1st feedback pulse in response to switching of a buffered clock pulse from a low level into a high level and gives the 1st feedback pulse to the 1st driver array 105.例文帳に追加

第１のフィードバック回路１１１は、クロック出力１０３に接続され、バッファされたクロック・パルスが低電圧レベルから高電圧レベルにスイッチするのに応答して、第１のフィードバック・パルスを発生し、第１のドライバ列１０５に接続され、第１のフィードバック・パルスをそこに加える。 - 特許庁

A semiconductor memory device 1 is provided with a normal RAM 2, a redundancy RAM 3 provided independently from the normal RAM 2, serving as the redundancy circuit, and a control unit 4 for replacing a normal memory cell array of the normal RAM 2 by a redundancy memory cell array of the redundancy RAM 3.例文帳に追加

半導体記憶装置１は、正規ＲＡＭ２と、正規ＲＡＭ２とは独立して設けられ、冗長回路として機能する冗長ＲＡＭ３と、正規ＲＡＭ２の正規メモリセルアレイを、冗長ＲＡＭ３の冗長メモリセルアレイで置換する制御部４とを備えている。 - 特許庁

A semiconductor integrated circuit device 1 is equipped with; a SRAM (Static RAM) cell array 11 in which a plurality of memory cells each of which consists of CMOSFETs are arranged in matrix; and power source lines VL1 and GL1, etc., which are provided every one bit column , such as one bit column of the SRAM cell array 11.例文帳に追加

半導体集積回路装置１は、ＣＭＯＳＦＥＴから構成される複数のメモリセルが格子状に配置されたＳＲＡＭセルアレイ１１と、ＳＲＡＭセルアレイ１１の１ビット列等の１ビット列ごとに設けられた電源線ＶＬ１、ＧＬ１等を備えている。 - 特許庁

To provide a semiconductor laser array wherein remaining resonators continuously oscillate even when at least one resonator fails and falls into a short-circuit state and which can be achieved, a light emitting device, a manufacturing method of the semiconductor laser array and a manufacturing method of the light emitting device.例文帳に追加

少なくとも１つの共振器が故障して短絡状態となった場合においても残りの共振器が発振し続けるとともに、実現可能な半導体レーザアレイ、発光装置、半導体レーザアレイの製造方法および発光装置の製造方法を提供する。 - 特許庁

Light in the visible spectrum is modulated by using an array of modulation elements (501), and control circuit connected to the array for controlling each of the modulation elements independently, each of the modulation elements has a surface (506) which is caused to exhibit a predetermined impedance characteristic to particular frequencies of light.例文帳に追加

可視スペグトル光は、変調素子（５０１）のアレイ及びアレイに接続され素子のそれぞれを制御する制御回路を使うことによって変調され、各素子は光の特定周波数に対し所定のインピーダンス特性を示させられる表面（５０６）を有している。 - 特許庁

Flash memory devices include at least one flash memory array and an address comparison circuit that is configured to indicate whether an applied row address associated with a first operation (that is. program, erase) is within or outside the unlock area of at least the one flash memory array.例文帳に追加

フラッシュメモリ装置は、一つ以上のフラッシュメモリアレイ及び第１動作(すなわち、プログラム、消去)と関連付けて供給される供給アドレスが一つ以上のフラッシュメモリアレイの解除領域の内部にあるか外部にあるかを指示するように構成されたアドレス比較回路を含む。 - 特許庁

This NAND flash memory device includes a cell array connected to a plurality of bitlines, a page buffer for storing data to be programmed in the cell array, and a bitline setup circuit for successively setting up the plurality of bitlines with a specified unit in accordance with the data stored in the page buffer.例文帳に追加

本発明によるＮＡＮＤフラッシュメモリ装置は複数個のビットラインに連結されるセルアレイと、前記セルアレイにプログラムされるデータを貯蔵するページバッファと、前記ページバッファに貯蔵されたデータに応じて複数個のビットラインを一定の単位で順にセットアップするビットラインセットアップ回路とを含む。 - 特許庁

The condenser microphone array 10 is formed by dicing a laminate of a circuit board forming member, a casing forming member, a spacer forming member, a diaphragm sheet, a diaphragm plate forming member, and a cover forming member which constitute a part of the plurality of condenser microphone array constituents 11.例文帳に追加

コンデンサマイクロホンアレー１０は、それぞれ複数のコンデンサマイクロホン構成体１１分の一部をなす回路基板形成部材、筐体形成部材、スペーサ形成部材、ダイヤフラムシート、ダイヤフラムプレート形成部材及びカバー形成部材の積層体をダイシングすることにより形成される。 - 特許庁

A semiconductor memory is provided with a memory cell array A 140, a block selector group A 145, a memory cell array B 150, a block selector group B 155, boosting circuits 120A, 120B, lines 130A, 130B to be boosted, and a boosting control circuit 110 controlling the boosting circuits 120A, 120B.例文帳に追加

本発明の半導体記憶装置は、メモリセルアレイＡ１４０と、ブロックセレクタ群Ａ１４５と、メモリセルアレイＢ１５０と、ブロックセレクタ群Ｂ１５５と、昇圧回路１２０Ａ、１２０Ｂと、被昇圧ライン１３０Ａ、１３０Ｂと、昇圧回路１２０Ａ、１２０Ｂを制御する昇圧制御回路１１０と、を備えている。 - 特許庁

Each of sub array antennas 4 includes: a plurality of element antennas 1; phase shifters 2 each connected to each element antenna 1; and a feeding circuit 3 for composing output signals of the phase shifters 2, and is connected to a signal processing unit 6 via receivers 5 connected to each of the sub array antennas 4.例文帳に追加

サブアレーアンテナ４は、複数個の素子アンテナ１、素子アンテナ１にそれぞれ接続される移相器２および移相器２の出力信号を合成する給電回路３を有し、それぞれが接続される受信機５を介して信号処理器６に接続される。 - 特許庁

A 2nd feedback circuit 113 is connected to the clock output terminal 103 and a 2nd driver array 107, generates a 2nd feedback pulse in response to switching of a buffered clock pulse from a low level into a high level and gives the 2nd feedback pulse to the 1st driver array 107.例文帳に追加

第２のフィードバック回路１１３は、クロック出力に接続され、バッファされたクロック・パルスが高電圧レベルから低電圧レベルにスイッチするのに応答して、第２のフィードバック・パルスを発生し、第２のドライバ列１０７に接続され、第２のフィードバック・パルスをそこに加える。 - 特許庁

In some embodiments, the interconnect layer may include an array of bonding interconnects 104A configured to provide electrical communication between the chip and a printed circuit board and reinforcement interconnects 104B arranged around an outermost row of the array of bonding interconnects.例文帳に追加

一部の実施形態において、相互接続層は、前記チップと印刷回路基板との間での電気通信を提供するように構成された結合インターコネクト１０４Ａのアレイと、該結合インターコネクトのアレイの最も外側の行の周りに配置された補強インターコネクト１０４Ｂとを含み得る。 - 特許庁

To provide an optical wave circuit module with which an optical element and a waveguide array are coupled directly, with low loss and optically as having a function for performing pitch conversion of pitch P1 of the waveguide array so that coupling with an active layer of the optical element or pitch P2 of a waveguide part becomes possible.例文帳に追加

導波路アレイのピッチP1を、光素子の活性層又は導波路部のピッチP2との結合が可能となるようにピッチ変換する機能を有しつつ、光素子と導波路アレイとを直接、且つ、低損失に光学的に結合可能となる光波回路モジュールを提供する。 - 特許庁

To provide an array substrate whose cost is capable of being reduced without lowering the measuring accuracy of a circuit for inspection and an inspection method which is an inspection method inspecting short circuits and disconnection of a display device capable of making pixels to be highly accurate and is capable of being applied to the array substrate.例文帳に追加

画素の高精細化が可能な表示装置の短絡を検査する検査方法であって、検査用回路の測定精度を低減することなくコストを低減できるアレイ基板およびこのアレイ基板に適用される検査方法を提供することを目的とする。 - 特許庁

The page mode write-in means is provided with one latch per one column of a non-volatile memory array, and a control logic circuit outputting a row selecting signal in accordance with contents of the temporary storage device at a stage at which a column of the non-volatile memory array is written, in order to storing page selection information elements.例文帳に追加

ページモード書込み手段は、ページ選択情報要素を記憶するために不揮発性メモリアレイ１列当たり１つのラッチ及び不揮発性メモリアレイの列を書込む段階で一時記憶装置の内容に応じて行選択信号を出力する制御論理回路を備える。 - 特許庁

A switching circuit 7 is provided between a row decoder 6 and a memory cell array 1 and a decision can be made whether a fault detected through test is present in a row decoder or a memory cell array by switching a word line 3 selected by the row decoder 6.例文帳に追加

行デコーダーとメモリセルアレイとの間に切り替え回路を設け、行デコーダで選択されたワード線の切り替えを行うことにより、テストにおいて検出された行選択線不良の故障箇所の範囲が行デコーダなのか、又はメモリセルアレイの内部であるのかを特定することができる。 - 特許庁

When forming a memory cell array region having a high density convex part and a periphery circuit region having a low density convex part on the semiconductor substrate, after forming a two-dimensional arrangement of capacitor 216 as a memory cell in the memory cell array region, the insulating film 217 is formed all over the surface of the semiconductor substrate.例文帳に追加

半導体基板上に凸部の密度の高いメモリセルアレイ領域と、凸部の密度の低い周辺回路領域を形成する際、メモリセルアレイ領域にメモリセルであるキャパシタ216を2次元状に配置形成した後、半導体基板上全面に絶縁膜217を形成する。 - 特許庁

In the case a write address 120 supplied from a CPU is included in an address array 1 and a hit decision circuit 3 decides a cache hit, write address 100 (200) supplied from the CPU is written to a data array 2 in a next clock cycle of the cache hit decision by F/Fs 10 to 13.例文帳に追加

ＣＰＵから供給されたライトアドレス１２０がアドレスアレイ１に含まれ、ヒット判定回路３によってキャッシュヒットが判定された場合、Ｆ／Ｆ１０〜１３によって、そのキャッシュヒットの判定の次のクロックサイクルで、ＣＰＵから供給されたライトデータ１００（２００）がデータアレイ２に書き込まれる。 - 特許庁

To provide a semiconductor memory having a row repair circuit in which a plurality of redundant word liens are arranged in a plurality of cell array blocks by the prescribed number of pieces respectively in the same way, and repair efficiency is improved by enabling to repair a defective word line for any cell array block.例文帳に追加

複数個のリダンダントワードラインを、複数のセルアレイブロックにそれぞれ所定個数ずつ同様に配置し、どのセルアレイブロックであっても欠陥のあるワードラインをリペア可能とすることによりリペア効率を向上させるようにした、ローリペア回路を有する半導体メモリ装置を提供すること。 - 特許庁

The SELFOC lens array 15a is arranged on the circuit board 11 so as to be capable of receiving return light from the document 12, and emits the return light obliquely with respect to the surface of the circuit board 11 to form an image at a position with a predetermined distance.例文帳に追加

セルフォックレンズアレー１５ａは、原稿１２からの反射光を受光可能に回路基板１１上に配置され、反射光を、回路基板１１の表面に対して斜め方向に出射するとともに、所定の距離位置において結像する。 - 特許庁

To provide a highly reliable semiconductor storage device which inhibits an influence of a shape of a micro trench formed in an element isolation region of a peripheral circuit part with adjusting a depth of the element isolation region of a memory cell array and the peripheral circuit part.例文帳に追加

メモリセルアレイおよび周辺回路領域の素子分離領域の深さを調節しつつ、周辺回路部の素子分離領域に形成されるマイクロトレンチ形状の影響を抑制し、信頼性の高い半導体記憶装置を提供する。 - 特許庁

The control circuit includes a first transistor with a gate that is controlled by a reference signal, and a current mirror circuit that is coupled to drive a control line (column line, for example, ) in the array with a current for mirroring a current that passes through the first transistor.例文帳に追加

制御回路は基準信号に制御されるゲートを有する第１のトランジスタと、第１のトランジスタを通る電流をミラーする電流でアレイの制御線（たとえばコラム線）を駆動するように結合する電流ミラー回路とを含む。 - 特許庁

A device for storing data has an automatic data confirming circuit which is connected to a page buffer and a bit line, also the circuit is provided with a confirmation logic comprising a sense latch connected to a floating gate cell in a bit latch and a memory array, and reads memory data from the cell.例文帳に追加

データ記憶用装置は、自動データ確認回路を有し、この回路はページバッファとビットラインに接続されていて、また、ビットラッチとメモリアレイ内のフローテングゲートセルとに接続されたセンスラッチを含む確認論理があって、該セルからメモリデータを読取る。 - 特許庁

The film thickness (second film thickness) of a gate insulating film of a transistor constituting a data line driving circuit (4) is less than the film thickness (first film thickness) of a gate insulating film of a transistor constituting a scanning line drive circuit (1), a pixel array (2) and a buffer (3).例文帳に追加

データ線駆動回路（４）を構成するトランジスタのゲート絶縁膜の膜厚（第２の膜厚）を、走査線駆動回路（１），画素アレイ（２）ならびにバッファ（３）を構成するトランジスタのゲート絶縁膜の膜厚（第１の膜厚）よりも薄く設定する。 - 特許庁

A switch for controlling the connection of a pair of bit lines and an input/output control circuit is provided at also an input/output control circuit CKT33 connected to only one group of pair of bit lines provided between a Y decoder YD and a memory array MA3.例文帳に追加

ＹデコーダＹＤとメモリアレイＭＡ３間に設けられた一組のビット線対のみに接続されている入出力制御回路ＣＫＴ３３にも、前記ビット線対と前記入出力制御回路との接続を制御するためのスイッチを設ける。 - 特許庁

Then the delay adding processing including the parallel simultaneous reception processing in a row direction is executed to the time sequence signal group which is formed in the circuit 3 by a row direction delay adding circuit 4, the reception signals based on the three-dimensional scanning of the two-dimensional array probe 2 are formed and they are supplied to an image processing unit.例文帳に追加

こうして得られた時系列信号群（列方向素子数×並列同時受信チャンネル数）に対して、行方向遅延加算回路４が、行方向の遅延加算処理を行方向並列同時受信処理を含めて行う。 - 特許庁

To provide a TFT array substrate in which an interlayer short circuit part is separated with laser repair etc. even when interlayer short circuit takes place between a shield common electrode and a drain wire due to a process factor in a lateral electric field type liquid crystal display device.例文帳に追加

横方向電界方式の液晶表示装置において、プロセス要因によるシールド共通電極とドレイン配線の層間ショートが発生しても、レーザーリペア等で層間ショート部を分離することが出来るＴＦＴアレイ基板を提供する。 - 特許庁

When the first rewritable signal FHVED is active, the first voltage supply control part 20D supplies high voltage generated by an internal power circuit (boosting circuit) 11 to a memory array 40D in the data area 10D.例文帳に追加

第１の電圧供給制御部２０Ｄは、第１の書換可能信号ＦＨＶＥＤが活性化状態の場合に、内部電源回路（昇圧回路）１１で生成された高電圧をデータ領域１０Ｄのメモリアレイ４０Ｄに供給する。 - 特許庁

To provide an automatic high-order synthesis method which restrains a decrease in degree of flexibility due to the integration of variable array in a high-order synthesis and generates the RTL description of a logic circuit which is small in circuit area and operates at a high-speed, and a high-order synthesis program therefor.例文帳に追加

変数配列の統合による高位合成での自由度の減少を抑制し、回路面積が小さく、高速動作が可能な論理回路のＲＴＬ記述を生成する自動高位合成方法及び高位合成プログラムを提供する。 - 特許庁

When an input signal flows to input terminals 1A, 1B of a light emitting element 2, an electromotive force is generated in a photo diode array 3 to charge a parasitic capacitor of an output MOSFET 4 through a charging-discharging circuit 20 and an impedance circuit 30.例文帳に追加

発光素子２の入力端子１Ａ、１Ｂに入力信号が流れると、フォトダイオードアレイ３に起電力が発生し、充放電回路２０とインピーダンス回路３０とを介して、出力用ＭＯＳＦＥＴ４の寄生コンデンサを充電する。 - 特許庁

Data read out en bloc from sub-arrays SBA0-SBA1 in a memory cell array 20 are compared by a data bus driving circuit 300, the data bus driving circuit 300 drives potentials of data buses DB, /DB with small amplitude in accordance with this compared result.例文帳に追加

メモリセルアレイ２０中のサブアレイＳＢＡ０〜ＳＢＡ１から一括して読み出されたデータは、データバス駆動回路３００により比較され、この比較結果に応じて、データバス駆動回路３００はデータバスＤＢ、／ＤＢの電位を小振幅で駆動する。 - 特許庁

The nonvolatile semiconductor storage device includes: a substrate 100; a control circuit layer 200a provided on the substrate 100; a support layer 300 provided on the control circuit layer 200a; and a memory cell array layer provided on the support layer 300.例文帳に追加

不揮発性半導体記憶装置は、基板１００と、基板１００上に設けられた制御回路層２００ａと、制御回路層２００ａの上部に設けられた支持層３００と、支持層３００の上部に設けられたメモリセルアレイ層とを備える。 - 特許庁

The radar device 50 comprises the antenna array 10 of unequally spaced antenna elements 2A to 2E, and a switch circuit 3 for selectively switching on the antenna elements 2A to 2E, and transmits detection signals from the antenna elements selected by the switch circuit 3.例文帳に追加

レーダ装置５０は、アンテナ素子２Ａ〜２Ｅを不等間隔に配列したアンテナアレイ１０と、アンテナ素子２Ａ〜２Ｅを切り換えながら選択するスイッチ回路３とを備え、スイッチ回路３が選択したアンテナ素子から探知信号の送信を行う。 - 特許庁

The active matrix substrate 212 is a substrate integrated with a driving circuit, on which a liquid crystal display part 221 provided with a matrix array constituted of thin film transistors on a glass substrate 210, and driving circuit 224-226 for driving the liquid crystal display part are formed.例文帳に追加

アクティブマトリックス基板２１２は、ガラス基板２１０上に、薄膜トランジスタで構成されるマトリックスアレイを備えた液晶表示部２２１と、液晶表示部を駆動する駆動回路２２４〜２２６とが形成された駆動回路一体型基板である。 - 特許庁

The column ADC circuit is provided corresponding to each column of a pixel array, reads the pixel signal of a row selected by a vertical scanning circuit, and divides the read pixel signal into two blocks, namely high- and low-order blocks, for successive analog-to-digital conversion.例文帳に追加

カラムＡＤＣ回路は、画素アレイの各列に対応して設けられ、垂直走査回路により選択された行の画素信号を読み出し、読み出した画素信号を上位ブロック及び下位ブロックの２つのブロックに分けて順次にＡＤ変換する。 - 特許庁

To provide an optical fiber array device capable of being connected cost, high precision and high density is allowed to many input/output channel waveguides (port) inexpensively, highly precisely and at a high density in a multilayered light wave circuit board (chip), and to provide a waveguide type multilayered light wave circuit module using the device.例文帳に追加

多層光波回路基板（チップ）における多数の入出力チャネル導波路（ポート）に対して、低コスト、高精度、高密度な接続が可能な光ファイバアレイ装置およびそれを用いた導波路型多層光波回路モジュールを提供する。 - 特許庁

An extended part 3c extending outward more than a projection of the high frequency board 2 is provided to the drive circuit board 3 and a diode array 11 configuring the drive circuit is mounted on a side of the extension part 3c facing the high frequency board 2.例文帳に追加

ここで、駆動回路用基板３には高周波用基板２の投影部分よりも外側に張り出す張出部３ｃが設けられ、この張出部３ｃの高周波用基板２側の面に駆動回路を構成するダイオードアレイ１１を実装してある。 - 特許庁

To provide a superconducting digital analog conversion circuit which improves an apparent preparation yield without enlarging both a chip size and a junction mounting density by a spare array, and a driving method of a bias current in the conversion circuit.例文帳に追加

予備のアレーによって、チップサイズと接合実装密度の両方を大きくすること無しに見かけの作成歩留まりを改善する超伝導デジタルアナログ変換回路およびその変換回路におけるバイアス電流の駆動方法を提供する。 - 特許庁

The ion implantation preventing film on the peripheral circuit region is removed, while leaving the ion implantation preventing film behind on the cell array area and a field oxidized film is formed in the element isolation region of the peripheral circuit region which is exposed from the ion implantation preventing film.例文帳に追加

セルアレイ領域にイオン打ち込み防止膜を残留させたまま周辺回路領域上のイオン打ち込み防止膜を除去し、イオン打ち込み防止膜から露出している周辺回路領域の素子分離領域にフィールド酸化膜を形成する。 - 特許庁