「array circuit」に関連した英語例文の一覧と使い方(31ページ目) - Weblio英語例文検索

The optoelectronic integrated circuit 600, having a sapphire substrate 611 of an SOS substrate 610 as a lower clad, is monolithically formed of an optical waveguide having a silicon film 611 as a core, an electronic integrated circuit 640 formed on the silicon film 611, and grooves 621, 622 for fixing optical fibers 670, 680, and is mounted in a hybrid with a photodiode array 650 and a laser diode array 660.例文帳に追加

光電子集積回路６００は、ＳＯＳ基板６１０のサファイア基板６１１を下部クラッドとし、かつ、シリコン膜６１１をコアとした光導波路と、該シリコン膜６１１に形成された電子集積回路６４０と、光ファイバ６７０，６８０を固定する溝６２１，６２２とがモノリシックに形成され、さらに、フォトダイオードアレイ６５０およびレーザダイオードアレイ６６０がハイブリッドに搭載される。 - 特許庁

In order to equalize the impedance of a global bit line 4 connecting an IV conversion circuit M2 and each cell array with impedance of a dummy global bit line 6 connecting an IV conversion circuit R3 and a reference cell array, the device is provided with a constitution where an equalized wiring path can be formed at a reference side in a path, wiring length, and wiring with formed at a main side.例文帳に追加

ＩＶ変換回路Ｍ２と各セルアレイとを接続するグローバルビット線４のインピーダンスと、１Ｖ変換回路Ｒ３とリファレンスセルアレイとを接続するダミーグローバルビット線６とのインピーダンスとを同一にするために、メイン側で形成された経路と配線長及び配線幅において、同一となる配線経路をリファレンス側で形成することができる構成を備えることにより実行する。 - 特許庁

By rewriting the content of a programmable gate array in a sub routine of each process, the same function of a logic circuit of an exclusively necessary function is realized in a programmable gate array of a scale smaller than the scale for including the logic circuit for all the functions with respect to the printing, image reading, reading and writing operation for magnetic information in a multiple function printer, the material cost can be reduced.例文帳に追加

多機能プリンタの印字やイメージリード、磁気情報の読み書き動作に対して、シーケンスに従い排他的に必要な機能の論理回路を各処理のサブルーチンの中でプログラマブルゲートアレイの中身を書換えることにより全ての機能の論理回路が入る規模より小さい規模のプログラマブルゲートアレイで同じ機能を実現し材料費を低減することができる。 - 特許庁

An input/output buffer 80 of the synchronous semiconductor memory device 100 receives a test mode signal from a control circuit 410, takes in data from a terminal 421 synchronizing with a clock signal CLK, writes it in a memory array 60, and outputs read-out data from the memory array 60 to the terminal 421 synchronizing with an internal data strobe signal from a DQS signal generating circuit 70.例文帳に追加

同期型半導体記憶装置１００の入出力バッファ８０は、コントロール回路４１０からのテストモード信号を受けてクロック信号ＣＬＫに同期して端子４２１からデータを取込み、メモリアレイ６０に書込むとともに、メモリアレイ６０からの読出データをＤＱＳ信号発生回路７０からの内部データストローブ信号に同期して端子４２１へ出力する。 - 特許庁

In a pixel drive control circuit section for drive controlling each of pixels of a pixel array section 2 via a level shifter circuit 33 to perform pixel signal readout, when pixel thinning signal readout is performed to select pixels in units of rows or columns from the pixel array section 2 and reading the pixel signals, a non-readout pixel row or a non-readout pixel column not to be selected by the thinning readout control is reset.例文帳に追加

画素アレイ部２の各画素をレベルシフタ回路３３を介して駆動制御して画素信号の読み出しを行う画素駆動制御回路部において、画素アレイ部２の行単位または列単位で選択し、画素信号の読み出しを行う間引き読み出し制御を行う場合に、この間引き読み出し制御によって選択されない非読出し画素行または非読出し画素列をリセットする。 - 特許庁

The outer frame 12 of the scan head houses an array of ultrasonic transducers and a circuit associated therewith, and the circuit includes a pulse synchronizing circuit used in a transmission mode for transmitting ultrasonic pulses and a beam forming circuit used in a receiving mode for dynamically focusing reflected ultrasonic signals returning from the region of interest being imaged.例文帳に追加

スキャンヘッドの外枠（１２）は超音波変換器のアレイ及びこれと組み合わせられた回路を収容し、この回路には超音波パルスを送信する送信モードにおいて使用されるパルス同期回路、及び撮像されている対象領域から戻ってくる反射超音波信号を動的に収束させるために受信モードにおいて使用されるビーム形成回路が備えられる。 - 特許庁

The semiconductor memory device includes: a decision circuit 60 for deciding an error in a read data read out from a memory cell array 50, so as to generate a decision signal E; and an I/O circuit 54 for externally outputting the read data or the decision signal via a data input/output terminal DQ.例文帳に追加

メモリセルアレイ５０から読み出されたリードデータの誤りを判定することによって判定信号Ｅを生成する判定回路６０と、データ入出力端子ＤＱを介してリードデータ又は判定信号を外部に出力するＩ／Ｏ回路５４とを備える。 - 特許庁

In the first wiring layer L1 of the package substrate 2, a first electrode plane connecting to terminals which are arranged more in an innermost periphery of array-like arrangement out of a power terminal VDDC for internal circuit and a ground terminal GNDC for internal circuit is formed.例文帳に追加

パッケージ基板２の第１の配線層Ｌ１には、内部回路用電源端子ＶＤＤＣと内部回路用グランド端子ＧＮＤＣの内でアレイ状配置の最内周に多く配置されている方の端子に接続する第１の電極プレーンを形成する。 - 特許庁

A pixel array part 4, a vertical drive circuit 5 to successively select each pixel P via gate lines G, and a horizontal drive circuit 6 to write a picture signal on the selected pixel P via signal lines S are arranged on the same substrate in the display device.例文帳に追加

表示装置は、画素アレイ部４と、ゲート線Ｇを介して各画素Ｐを順次選択する垂直駆動回路５と、選択された画素Ｐに対し信号線Ｓを介して画像信号を書き込む水平駆動回路６とを同一基板上に配している。 - 特許庁

An array of bonding pads of the ground-signal-ground or the ground- signal on the monolithic microwave integrated circuit chips is transmitted to an electrical contact outside the package, thereby, the monolithic microwave integrated circuit chips inside the package can be operated under optimum conditions.例文帳に追加

モノリシックマイクロ波集積回路チップ上のアース−シグナル−アースないしアース−シグナルのボンディングパッドの配列を該パッケージの外側の電気的接点に伝えて、これにより、このパッケージ内のモノリシックマイクロ波集積回路チップが最適の条件で動作することを可能にする。 - 特許庁

To provide an image processing system in which noise elimination is accurately performed by directly performing image processing on a basic pixel group covering basic three primary colors such as image data of Bayer array, and in which an image converting circuit is not required so that circuit scale is reduced.例文帳に追加

ベイヤー配列の画像データなど基本三原色を網羅する基本画素群に対して直接画像処理を行なうことで、ノイズ除去を精度よく行ない、画像変換回路を必要とせず小規模な回路規模である画像処理装置を提供する。 - 特許庁

To provide a multi-channel drive circuit capable of driving loads of all the channels constituting a load array under uniform conditions, even when variations occurs in circuit characteristics of each channel, including current source due to semiconductor manufacturing processes, and the like.例文帳に追加

半導体製造プロセス等に起因して、電流源を含む各チャネルの回路特性がチャネル間でバラツキを生ずる場合にも、負荷アレイを構成する各チャネルの負荷を全チャネルに亘り均一な条件で駆動可能としたマルチチャネル駆動回路を提供すること。 - 特許庁

This semiconductor device includes: a substrate 1; a metal plate 11 arranged on the substrate 1 and formed of a shape-memory alloy; an integrated circuit chip 5 arranged on the metal plate 11; and a ball grid array type package material 7 formed of a resin for sealing the integrated circuit chip 5.例文帳に追加

基板１と、基板１上に設けられた形状記憶合金からなる金属板１１と、金属板１１上に設けられた集積回路チップ５と、集積回路チップ５を封止する樹脂からなるボールグリッドアレイ型のパッケージ材７と、が設けられている。 - 特許庁

The column control circuit 2 and the raw control circuit 3 execute data write-in operation for applying voltage required for writing data in the memory cell of the memory cell array 1 and data erasing operation for applying data required for erasing of data to the other memory cell simultaneously.例文帳に追加

カラム制御回路２及びロウ制御回路３は、メモリセルアレイ１の一のメモリセルにデータの書き込みに必要な電圧を印加するデータ書き込み動作と、他のメモリセルにデータの消去に必要な電圧を印加するデータ消去動作とを同時に実行する。 - 特許庁

The drive circuit 10 comprises a photodiode array FD1 for applying a drive voltage to the gates of the MOSFETs N1 and N2, and a discharge circuit 11 connected to between the gate-source electrodes of the MOSFETs N1 and N2 for discharging the charges accumulated in respective gate electrodes.例文帳に追加

駆動回路１０は、ＭＯＳＦＥＴＮ１、Ｎ２のゲートに駆動電圧を与えるフォトダイオードアレイＦＤ１と、ＭＯＳＦＥＴＮ１、Ｎ２のゲート・ソース電極間に接続され、それぞれのゲート電極に蓄積される電荷を放電するための放電回路１１と、を含む。 - 特許庁

When none of the delay clock signals from the forward delay array is synchronized with the reference clock signal, a synchronous range control circuit allows the delay monitor circuit to adjust delay time of each clock signal transmitted to the clock driver to be the same.例文帳に追加

同期範囲制御回路は前記正方向遅延アレイの遅延クロック信号のうちいずれも前記基準クロック信号と同期されない時に、前記遅延モニタ回路に、そして前記クロックドライバに各々伝達されるクロック信号各々の遅延時間を同一に調節する。 - 特許庁

An output voltage of a charge pump 3 is monitored by a voltage detection circuit 5 and when a boosting capability of the charge pump 3 is not sufficient, a buffer 4 and a charge pump 7 are operated to supply a sufficient boosting voltage to an address selector circuit 9 and a memory array 10.例文帳に追加

チャージポンプ３の出力電圧を電圧検出回路５によって監視し、チャージポンプ３の昇圧能力が充分でない場合、バッファ４およびチャージポンプ７を動作させ、充分な昇圧電圧をアドレス選択回路９およびメモリアレイ１０に供給する。 - 特許庁

In a regular memory cell array, a data line is independently provided to the redundant row circuit and the redundant column circuit respectively, and redundant column relieving is performed by changing selectively connection of each data input/output line and a global data bus.例文帳に追加

正規メモリセルアレイ、ロウ冗長回路７０およびコラム冗長回路８０のそれぞれに対して独立にデータ線が設けられ、各データ入出力線とグローバルデータバスとの接続を選択的に変更することによって冗長列救済が実行される。 - 特許庁

A forward delay array delays output clock signals from the delay monitor circuit sequentially in the forward to generate delay clock signals, and a mirror control circuit detects a delay clock signal synchronized with the reference clock signal from the delay clock signals.例文帳に追加

正方向遅延アレイは前記遅延モニタ回路の出力クロック信号を正方向に順次に遅延させて遅延クロック信号を発生し、ミラー制御回路は前記遅延クロック信号のうち、前記基準クロック信号と同期された遅延クロック信号を検出する。 - 特許庁

A switch means for controlling the connection of a pair of bit lines and an input/output control circuit is provided at also an input/output control circuit CKT33 connected to only one group of pair of bit lines provided between a Y decoder YD and a memory array MA3.例文帳に追加

ＹデコーダＹＤとメモリアレイＭＡ３間に設けられた一組のビット線対のみに接続されている入出力制御回路ＣＫＴ３３にも、前記ビット線対と前記入出力制御回路との接続を制御するためのスイッチ手段を設ける。 - 特許庁

To provide an integrated circuit manufacturing device and its method and program, for easily executing the change of wiring connection in manufacturing an integrated circuit by arranging cells configured of the combination of a plurality of logic circuits with prescribed array configurations, and integrating them into multi-layer wiring.例文帳に追加

複数の論理回路を組にしたセルを所定の配列形態をもって配置し、多層配線化する集積回路の作製において、配線接続の変更が容易に実行できる集積回路作製装置およびその方法、並びにプログラムを提供する。 - 特許庁

The method includes a step to form a buried oxide layer BOX at the logic circuit part 18 of a substrate, which is not masked by a first mask, by injecting oxygen and a step to apply etching to isolation trenches inside the array part 17 and the logic circuit part 18 by a second mask.例文帳に追加

酸素を注入して、第１のマスクによってマスクされていない基板の論理回路部分１８に埋設酸化物層ＢＯＸを形成するステップと、第２のマスクでアレイ部分１７と論理回路部分１８内の分離トレンチにエッチングを施すステップを含む。 - 特許庁

To suppress the cracking of a joint part between a solder bump of a BGA(ball grid array package) and a pad part of a printed circuit board in the mount structure of an electronic component mounted on the printed circuit board by using a solder paste printing and reflow method.例文帳に追加

ＢＧＡ（ボールグリッドアレイパッケージ）を、はんだペースト印刷・リフロー法を用いて、プリント回路基板上に実装するようにした電子部品の実装構造において、ＢＧＡのはんだバンプとプリント回路基板のパッド部との接合部における亀裂の発生を抑制する。 - 特許庁

In this reset circuit of a microcomputer incorporated with a first reset circuit 81 for inputting a reset signal to a reset signal input terminal for initializing a CPU 2, the reset input terminal is provided with a switch circuit 84 configured of a field programmable gate array for selectively inputting either a reset signal from an externally installed second reset circuit or a reset signal from the first reset circuit or both of them.例文帳に追加

ＣＰＵ２を初期化するリセット信号入力端子にリセット信号を入力する第一リセット回路８１が内蔵されたマイクロコンピュータのリセット回路であって、前記リセット入力端子に、外部に設けられた第二リセット回路からのリセット信号または前記第一リセット回路からのリセット信号の何れかまたは双方を選択的に入力可能に設定するフィールドプログラマブルゲートアレイで構成されるスイッチ回路８４が設けられている。 - 特許庁

In the optical wavelength multiplexing and branching device provided with an optical circuit which has an array waveguide grating 3 consisting of a plurality of channel waveguides, input side slab waveguides 2 connected to the array waveguide grating, and output side slab waveguides 5 connected to the array waveguide grating, the input side slab waveguides 2 or the output side slab waveguides 5 is provided with an approximately circular refractive index control region 55.例文帳に追加

複数のチャネル導波路からなるアレイ導波路回折格子３と、このアレイ導波路回折格子に接続される入力側スラブ導波路２と、アレイ導波路回折格子に接続される出力側スラブ導波路５とを有する光回路を備えた光波長合分波器において、入力側スラブ導波路２または出力側スラブ導波路５に概ね円形の屈折率制御領域５５を設けた。 - 特許庁

The nonvolatile semiconductor memory comprises a memory cell array including nonvolatile memory cells, a sense amplifier for verifying discriminating data of the memory cell array at program operation, a data input buffer receiving data from the outside, and a coincidence/noncoincidence determination circuit determining whether an input password inputted to the data input buffer from the outside coincides with a readout password read from the memory cell array and determined by the sense amplifier for verifying or not.例文帳に追加

不揮発性半導体記憶装置は、不揮発性メモリセルを含むメモリセルアレイと、プログラム動作時にメモリセルアレイのデータを判定するベリファイ用センスアンプと、外部からのデータを受け取るデータ入力バッファと、外部からデータ入力バッファに入力される入力パスワードとメモリセルアレイから読み出されベリファイ用センスアンプでデータ判定される読み出しパスワードとが一致するか否かを判定する一致／不一致判定回路を含む。 - 特許庁

The method of manufacturing a dynamic random access memory, having a memory array region arranged on a semiconductor substrate, a peripheral circuit region, and a silicon nitride film provided in between the memory array and peripheral circuit regions includes at least a process 1 for removing the silicon nitride film provided in the peripheral circuit region and a process 2 for treating a substrate to be treated obtained by the process 1 under a hydrogen gas atmosphere.例文帳に追加

半導体基板に配置されたメモリアレイ領域と、周辺回路領域とを備え、 前記メモリアレイ領域と前記周辺回路領域とに設けられた窒化シリコン膜を有するダイナミックランダムアクセスメモリの製造方法であって、（１）前記周辺回路領域に設けられた窒化シリコン膜を除去する工程と、（２）水素ガス雰囲気下に前記工程（１）により得られた被処理基板を処理する工程と、 を少なくとも有することを特徴とする、ダイナミックランダムアクセスメモリの製造方法。 - 特許庁

To provide an optical element wherein the number of components is reduced, constitution of an optical circuit is simplified, and the degree of freedom of structure of a refractive index periodical structure body is high, a laser array, and a method for manufacturing of the optical element.例文帳に追加

部品点数を少なくして光回路の構成の簡素化を図り、屈折率周期構造体の構造の自由度の高い光学素子、レーザアレイ、および光学素子の製造方法を提供する。 - 特許庁

To embody high relief efficiency with lesser hardware with a self-test circuit of a memory array of a two-dimensional relief system having a replacement memory row and a replacement memory column for relief.例文帳に追加

救済用の置換メモリ行および置換メモリ列を持つ２次元救済方式のメモリアレイの自己テスト回路において、少ないハードウェアで高い救済効率を実現するための手法を提供する。 - 特許庁

To reduce an area occupied by a control block or the like to be repeatedly used by efficiently disposing the structure of a cell array and a core-related circuit of a nonvolatile ferroelectric memory.例文帳に追加

不揮発性強誘電体メモリのセルアレイ及びコア関連回路の構造を効率的に配置し、反復的に用いられるコントロールブロック等により占められる面積を縮小させることにある。 - 特許庁

In this way, a layer of wires 22, connecting two wires 22a and 22b via a wiring 22c drawn aslant with an angle of 30°, is formed between the memory cell array 11 and the row decoder circuit 13.例文帳に追加

こうして、メモリセルアレイ１１とロウデコーダ回路部１３との間に、３０度斜め引き出し配線２２ｃによって配線２２ａ，２２ｂの相互間を接続してなる配線層２２を引き回す構成となっている。 - 特許庁

The control circuit 40 is provided with an ROM 41 in which hardware design data corresponding to the plurality of types of circuits to be controlled are preliminarily written, an address decoder 42 and a programmable gate array (FPGA) 43 or the like.例文帳に追加

制御回路４０には、複数種の被制御回路に応じたハードウェアデザインデータをあらかじめ書き込んだＲＯＭ４１、アドレスデコーダ４２、プログラマブルゲートアレイ（ＦＰＧＡ）４３などを備えている。 - 特許庁

To provide an effective and cost-effective manufacturing process and a device making use of the result of a new development to make it possible to position a chip by a three-dimensional array on a printed circuit substrate.例文帳に追加

チップをプリント回路基板上に３次元アレイで配置することを可能にする新しい開発の結果を利用する、効率的および費用効果的な製造プロセスおよび装置を提供すること。 - 特許庁

This test circuit detects a bit in which a shift is caused in a write-in property in a memory cell array 1 as a defective bit using a method by which one axis write-in current of a difficult axis direction is applied.例文帳に追加

このテスト回路は、メモリセルアレイ１中の書き込み特性にシフトがあるビットを、困難軸方向の一軸書き込み電流を印加する手法を用いて不良ビットとして検出する。 - 特許庁

This device is provided with an address baffer 1, a first pre- decoder 2, a register circuit 3, a fuse data storing section 4, a first multiplexer 5, a second pre-decoder 6, an inverter 7, a second multiplexer 8, and a memory cell array 9.例文帳に追加

アドレスバッファ１と、第１のプリデコーダ２と、レジスタ回路３と、ヒューズデータ記憶部４と、第１のマルチプレクサ５と、第２のプリデコーダ６と、インバータ７と、第２のマルチプレクサ８と、メモリセルアレイ９と、を備えている。 - 特許庁

A conversion circuit 4-1 converts data comprising k bits (a natural number of 3 or more; k<=n) stored in the memory cell array to data comprising h bits (a natural number of 2 or more; k<=h), based on a conversion rule.例文帳に追加

変換回路４−１は、メモリセルアレイに記憶するｋビット（ｋ＜＝ｎで、３以上の自然数）からなるデータを、変換則に基づき、ｈビット（ｋ＜＝ｈで、２以上の自然数）のデータに変換する。 - 特許庁

To provide a flat-plate type terminal for a board having novel structure which allows an array pitch in a width direction to be smaller and can be provided accurately on a printed circuit board.例文帳に追加

平板状の基板用端子において、幅方向の配列ピッチをより小さくすることが可能であり、プリント基板上に精度良く立設することの出来る、新規な構造の基板用端子を提供すること。 - 特許庁

This circuit board is equipped with an array substrate where scanning lines are formed as a capacity load and 1st and 2nd scanning line drivers which are connected to the scanning lines so as to drive the scanning lines in common.例文帳に追加

回路基板は走査線が容量負荷として形成されたアレイ基板と、走査線を共通に駆動するために走査線にそれぞれ接続される第１および第２走査線ドライバとを備える。 - 特許庁

Terminals at three both-end and center positions among external circuit connection terminals 601 formed on a TFT array substrate 10 are formed as marks 610 for alignment which each has an opening part 610a.例文帳に追加

ＴＦＴアレイ基板１０上に形成された外部回路接続端子６０１のうち、両端及び中央の３箇所の端子を、開口部６１０ａを有するアライメント用マーク６１０として形成する。 - 特許庁

Each array is provided with transfer gates 91-96 that are switched on/off with the output of a linear control circuit and a test signal TEST so as to monitor the gate level of each FET switch from a monitor terminal MO.例文帳に追加

リニア制御回路の出力とテスト信号ＴＥＳＴでオンオフされるトランスファーゲート９１〜９６を各アレイに設け、モニター端子ＭＯからＦＥＴスイッチのゲート電位をモニターできるようにする。 - 特許庁

An error correction circuit 8 carries out error correction processing using the check bit to data read from the memory array 2b, and the data which have been subjected to error correction processing are rewritten again in the memory arrays 2a, 2b.例文帳に追加

誤り訂正回路８は、メモリアレイ２ｂから読み出されたデータに対して検査ビットを用いて誤り訂正処理し、誤り訂正処理したデータを再びメモリアレイ２ａ，２ｂに再書き込みする。 - 特許庁

To provide a technique for excellently controlling the thickness of a driving circuit board so that the position of light convergence by a microlens and the position of a pixel opening portion are aligned for a liquid crystal display equipped with a microlens array.例文帳に追加

マイクロレンズアレイを備える液晶ディスプレイにおいて、マイクロレンズによる集光位置と画素開口部の位置とを一致させるために、駆動回路基板の厚さを良好に制御する技術を提供する。 - 特許庁

To provide a semiconductor device with a relief circuit capable of performing a high-speed operation and having high relief efficiency, when a shift saving system is applied to a memory cell array divided into a plurality of unit blocks.例文帳に追加

複数の単位ブロックに分割されたメモリセルアレイにシフト救済方式を適用する場合、高速動作が可能で救済効率が高い救済回路を備えた半導体装置を提供する。 - 特許庁

This apparatus is provided with a pair of memory sub-array, and a control signal generating circuit outputting first and second refresh start signals in order within an operation time of an external refresh command responding to an internal refresh command.例文帳に追加

１対のメモリサブアレイと、内部リフレッシュコマンドに応答して、外部リフレッシュコマンドの動作時間内に第１と第２のリフレッシュ起動信号を順番に出力する制御信号生成回路とを具備する。 - 特許庁

To enhance print quality of an ink jet printer in which nozzle array groups each consisting of a plurality of nozzle arrays are divided into a plurality of groups in the arranging direction and a drive circuit is provided for each group.例文帳に追加

複数列のノズル列からなるノズル列群がノズルの配列方向に複数のグループに分けられているとともに、駆動回路がグループ毎に設けられたインクジェットプリンタの印字品質を高める。 - 特許庁