「array circuit」に関連した英語例文の一覧と使い方(34ページ目) - Weblio英語例文検索

The logic circuit is formed of standard cells constituting the standard cell region SC, and the switching transistor of an MTCMOS which controls the power supply and leak route interruption of an adjacent logic circuit is formed of the basic cells of gate arrays constituting each gate array region GA.例文帳に追加

スタンダードセル領域ＳＣを構成するスタンダードセルにより論理回路が形成され、各ゲートアレイ領域ＧＡを構成するゲートアレイのベーシックセルにより、近接する論理回路部の電源供給とリーク経路遮断を制御するＭＴＣＭＯＳのスイッチトランジスタが形成されている。 - 特許庁

The active matrix display device is provided with a pixel array part 1 including pixels arrayed as a matrix, a scanning circuit for successively selecting pixels in each row and a signal circuit 3 for receiving a picture signal serially including dot data corresponding to respective pixels and writing the dot data in selected pixels.例文帳に追加

アクティブマトリクス表示装置は、行列配置した画素を含む画素アレイ部１と、画素を行単位で順次選択する走査回路２と、各画素に対応するドットデータをシリアルに含む画像信号を受け入れ、選択された画素に該ドットデータを書き込む信号回路３とを備える。 - 特許庁

Depending on the confirmation result, a self refresh state is set up to an area where data used in a portion of a data array of the least use state is completely contained, and a power supply control circuit 5 exerts control so that a current is supplied from an auxiliary power supply 3 through a power supply circuit 6.例文帳に追加

その確認結果から、一番使用状況が少ないデータアレイの部分で使用しているデータが入りきるところまでを、セルフリフレッシュ状態にして、電源制御回路５で補助電源３から電源回路６を通って電流を供給するように制御する。 - 特許庁

In this connection state, a circuit pattern 13 formed in the one housing 11 and a circuit pattern 23 formed in the other housing 21 are electrically connected to each other, so that 12 LED chips linearly arrayed in the connection type LED array units 10 and 20 can each illuminate.例文帳に追加

この連結常態では、一方のハウジング１１に形成された回路パターン１３と他方のハウジング２１に形成された回路パターン２３とが相互に電気的に接続されるため、連結型ＬＥＤアレイユニット１０，２０に直線状に配列されたそれぞれ１２個のＬＥＤチップが点灯可能となる。 - 特許庁

The image sensing and processing circuit can be operative so that a frame of image data output by the image sensing and processing circuit for storing in a CPU addressable image frame memory can include monochrome pixel positions that correspond to color pixel positions of the image sensor pixel array.例文帳に追加

ＣＰＵアドレス指定可能なイメージ・フレームメモリにストアするためのイメージセンサおよび処理回路によってイメージデータ出力のフレームが、イメージセンサピクセルアレイのカラーピクセル位置に対応するモノクロピクセル位置を含むことができるように、イメージセンサおよび処理回路は作動可能である。 - 特許庁

A data output circuit 7 holds a plurality of data 1N to 4N read from a memory cell array by a data reading circuit 5, and the plurality of data 1N to 4N held according to the data output pulses DP1 to DP4 are sequentially selected and outputted as the output data 1D to 4D.例文帳に追加

データ出力回路７は、データ読み出し回路５がメモリセルアレイ４から読み出した複数のデータ１Ｎ〜４Ｎを保持し、データ出力パルスＤＰ１〜ＤＰ４に応じて保持した複数のデータ１Ｎ〜４Ｎを順次選択して出力データ１Ｄ〜４Ｄとして出力する。 - 特許庁

To provide a method for estimating a contact defect position where electric connection between solder balls of an integrated circuit device and a metallic foil of a printed board is different from design in a ball grid array (BGA) type integrated circuit device mounted on the printed board by using solder.例文帳に追加

プリント基板上にはんだを用いて実装されたＢＧＡ（ボール・グリッド・アレイ）タイプの集積回路デバイスが、集積回路デバイスのはんだボールとプリント基板の金属箔との間で設計通りの電気的な接続をしていない接触不良箇所を推定する方法を提供する。 - 特許庁

Relating to the first optical module 12A, a drive circuit chip 123A is mounted on a first relay substrate 122A, a light emitting element array 120 is mounted on the drive circuit chip 123A, and the first relay substrate 122A is electrically connected to the first substrate 10 by way of a solder ball 125.例文帳に追加

第１の光モジュール１２Ａは、第１の中継基板１２２Ａ上に駆動回路チップ１２３Ａを実装し、駆動回路チップ１２３Ａ上に発光素子アレイ１２０を実装し、第１の中継基板１２２Ａを半田ボール１２５を介して第１の基板１０に電気的に接続したものである。 - 特許庁

A capacitor (Cs) or a resistor (Rs) is connected intentionally to either of a pair of input/output node of a sense amplifier circuit amplifying potentials of bit lines (BL, /BL) being a pair in a memory array, and time constant of the pair of input/output node of the sense amplifier circuit is made unbalance.例文帳に追加

メモリアレイ内の互いに対をなすビット線（ＢＬ，／ＢＬ）の電位を増幅するセンスアンプ回路（ＳＡ）の一対の入出力ノードのいずれか一方に、意図的に容量（Ｃｓ）もしくは抵抗（Ｒｓ）を接続して、センスアンプ回路の一対の入出力ノードの時定数をアンバランスにさせるようにした。 - 特許庁

To provide an active integrated antenna and an active integrated antenna array adopting a multi-layer structure consisting of integration of an antenna circuit and an active circuit that can especially suitably be applicable to a radio transmission power system that transmits power by radio to a desired place.例文帳に追加

空中線回路と能動回路とを一体化した多層構造のアクティブ集積アンテナ及びアクティブ集積アンテナアレイに関し、特に、所望の場所へ無線で電力を送電する無線送電システムに好適に適用できるアクティブ集積アンテナ及びアクティブ集積アンテナアレイを提供すること。 - 特許庁

A nonvolatile semiconductor memory 100 is provided with multiple write-in pipe lines 110-1 to 110-N respectively having a memory array, a timing circuit 140 successively starting write-in operation in these pipe lines and a shared charge pump and voltage adjustment circuit 150 operating the circuits by a programmed memory cell.例文帳に追加

不揮発半導体メモリが、それぞれがメモリアレイを有する多重書込みパイプラインと、前記パイプラインにおいて書込み動作を逐次開始するタイミング回路と、プログラムされたメモリセルによって回路を作動させる共有された電荷ポンプ及び電圧調節回路とを有する。 - 特許庁

A weight producing circuit 3 calculates weight which reduces reception signal power to the minimum, while an all-radio wave arrival direction estimating circuit 4 produces an array antenna directivity pattern by the calculated weight, and estimates (K-1) radio wave arrival directions based on its (K-1) null directions.例文帳に追加

ウエイト生成回路３は、受信信号電力を最小とするウエイトを算出し、全電波到来方向推定回路４は、算出されたウエイトによりアレーアンテナ指向性パターンを生成し、その（Ｋ−１）個のヌル方向に基づいて、（Ｋ−１）個の電波到来方向を推定する。 - 特許庁

A projector 3 of a photographing device 100 has a constitution for regularly juxtaposing a plurality of LEDs in an array shape on a circuit board 3d, and actually, a redness reducing LED 3b and a near infrared LED 3a are arranged on the circuit board 3d among these juxtaposed LEDs.例文帳に追加

撮影装置１００の投光器３は、複数のＬＥＤが回路基板３ｄ上にアレイ状に規則的に並べて配置された構成を有しており、具体的には、この並べられたＬＥＤのうち回路基板３ｄ上には赤み低減ＬＥＤ３ｂと近赤外ＬＥＤ３ａが配置される。 - 特許庁

In a 1st CMOS circuit and a 2nd CMOS circuit which are different in driving voltage on a TFT array substrate of the electrooptical device, N-channel type TFTs and P-channel type TFTs constituting the CMOS circuits, have 4-terminal structure equipped with a back gate for threshold voltage control.例文帳に追加

電気光学装置のＴＦＴアレイ基板において、駆動電圧が相違する第１のＣＭＯＳ回路と第２のＣＭＯＳ回路では、ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴを、しきい値電圧制御用のバックゲートを備えた４端子構造とする。 - 特許庁

The internal clocking CLK becomes a corrected internal clocking CK' via a delay circuit 32 having the delay quantity A, a delay unit array 33-1 to 33-n forming the delay quantity 2×Δ and a delay circuit 34 having the delay quantity D2, to be synchronized with the external clocking CK.例文帳に追加

この内部クロックＣＬＫは、遅延量Ａを有する遅延回路３２、遅延量２×Δを形成する遅延ユニットアレイ３３−１〜３３−ｎ及び遅延量Ｄ２を有する遅延回路３４を経由することにより、補正内部クロックＣＫ´となり、外部クロックＣＫに同期する。 - 特許庁

To provide a technique for accurately carrying out cutting in a neural circuit network cultured on an MEA (multi-electrode array), and to provide a new method for evaluating the regeneration process of the cut neural circuit network by analyzing a pattern (synchronism) of the system as a whole.例文帳に追加

本発明の目的は、多点電極上に培養した神経回路網において精度よく切断する手法、および切断した神経回路網の再生過程を系全体のパターン（同期性）を解析することにより評価する新規な方法を提供することである。 - 特許庁

The image display apparatus includes a level shifter 16 and a REF generator circuit 17 which applies a REF voltage on the level shifter 16, both fabricated on a substrate where a pixel array for image display is fabricated, wherein both of the level shifter and the REF generating circuit have connecting terminals to a path element outside the substrate.例文帳に追加

本発明の画像表示装置は、画像表示用の画素アレイが形成された基板上に、レベルシフタ１６と、レベルシフタ１６にＲＥＦ電圧を印加するＲＥＦ生成回路１７とがあるが、レベルシフタ側も、ＲＥＦ生成回路側も、基板外経路素子との接続用端子を有している。 - 特許庁

To provide a semiconductor storage device which can store and hold ≥2 bits in spite of fining, can operate stably with a small circuit area and can prevent circuit malfunctions due to the small current to be supplied to a memory cell array and a portable electronic device using the same.例文帳に追加

微細化しても２ビット以上の記憶保持ができ、かつ、小さい回路面積で安定した動作ができ、メモリセルアレイに供給する電流が小さいことに起因する回路誤動作を防止できる半導体記憶装置およびそれを用いた携帯電子機器を提供する。 - 特許庁

By rectifying and shape forming the electromotive force generated by electromagnetic induction by using a primary coil on a check board and a secondary coil on an array substrate, power voltage and a driving signal are supplied to the circuit on the TFT board and the circuit element for driving them.例文帳に追加

チェック基板に形成された１次コイルとアレイ基板に形成された２次コイルを用い、電磁誘導によって生じた起電力を整流化および整形することで電源電圧および駆動信号をＴＦＴ基板の回路および回路素子に供給し駆動させる。 - 特許庁

On the glass substrate 1, there are a pixel array 3 in which a signal line and a scan line are provided in a row, a signal line drive circuit 4 for driving the signal line, a scan line drive circuit 5 for driving the scan line, and an output signal processing section 6 for capturing an image for outputting.例文帳に追加

ガラス基板１上には、信号線及び走査線が列設される画素アレイ部３と、信号線を駆動する信号線駆動回路４と、走査線を駆動する走査線駆動回路５と、画像を取り込んで出力する出力信号処理部６とが設けられている。 - 特許庁

Also, because the end edge part 1a of the TFT array substrate 1 is not directly in contact with the circuit pattern 6 of the TCP 4, the end edge part 1a of the substrate is not scratched, and the damage and the disconnection of the circuit pattern 6 of the TCP 4 produced by stress in folding the TCP 4 is prevented.例文帳に追加

また、ＴＦＴアレイ基板１の端縁部１ａがＴＣＰ４の回路パターン6に直接触れないため、基板端縁部１ａで傷を付けられることも無く、ＴＣＰ４を折り曲げる際の応力により発生するＴＣＰ４の回路パターン６の損傷や断線を防止することができる。 - 特許庁

An output side of a drain voltage generating circuit 40 is connected to one end of a drain power source line 12 of each memory cell array 10_i through a resistor 62 to apply the drain voltage MCD to this power source line, and further, a potential MCDS of other end of this drain power source line 12 is monitored by a charging circuit 50.例文帳に追加

ドレイン電圧発生回路４０の出力側を抵抗６２を介して各メモリセルアレイ１０_ｉのドレイン電源線１２の一端に接続してドレイン電圧ＭＣＤを与え、更にこのドレイン電源線１２の他端の電位ＭＣＤＳを充電回路５０で監視する。 - 特許庁

To provide a measurement circuit which is registant to noise and has a high precision and is suitable for measuring a voltage difference, in a semiconductor chip, and to provide a sense circuit capable of sensing with a high sensitivity regardless of an increase in size of an array in a semiconductor non-volatile memory or the like having, for example, a VGA configuration.例文帳に追加

半導体チップ内において、雑音に強く精度の良い電圧差の測定をするのに適した測定回路を提供し、例えばＶＧＡ構成の半導体不揮発性メモリ等において、アレーのサイズが大きくなっても、高感度のセンスが可能なセンス回路を提供する。 - 特許庁

In this display device, a charge pump circuit 10 is arranged on an array substrate 101 and an output capacitance 15 to be connected between the output side of the circuit 10 and the ground (GND), and the input capacitance 16 of a clock input part are arranged at the outside of the substrate 101.例文帳に追加

チャージポンプ回路１０をアレイ基板１０１に配置するとともに、チャージポンプ回路１０の出力部とグランド（ＧＮＤ）との間に接続される出力側容量１５、並びにクロック入力部の入力側容量１６を、アレイ基板１０１の外に配置する。 - 特許庁

The R/W control circuit 5 performs control so that voltages Vout_B0, Vout_B1 applied to the reference resistance circuit are increased when the value of resistance in the magnetoresistive element is the maximum resistance value Rmax when reading data from the memory cell array 4, and reduces voltages Vout0, Vout1 applied to the magnetoresistive element.例文帳に追加

Ｒ／Ｗ制御回路５は、メモリセルアレイ４からデータを読み出すとき、磁気抵抗素子の抵抗値が最大抵抗値Ｒｍａｘであるとき、基準抵抗回路に印加される電圧Ｖｏｕｔ＿Ｂ０，Ｖｏｕｔ＿Ｂ１を高くするように制御することにより、磁気抵抗素子に印加される電圧Ｖｏｕｔ０，Ｖｏｕｔ１を低下させる。 - 特許庁

In a page copying operation, if the error detection circuit 11b detects an error in page data read out from a copy source Pa, the page data read out is transferred to the controller 12 and error-corrected in the ECC circuit 12a before being copied to a copy destination Pb of a memory cell array.例文帳に追加

ページコピー動作において、コピー元Ｐａより読み出したページデータの誤りが誤り検出回路１１ｂによって検出された場合には、その読み出したページデータをコントローラ１２に転送し、ＥＣＣ回路１２ａによる誤り訂正処理を行った後、メモリセルアレイのコピー先Ｐｂにコピーする。 - 特許庁

The control circuit 22 evaluates the output performance of the solar battery array 2 according to received solar radiation intensity Eo, cell operation temperature Tc, and short-circuit current Isc in a normal time, and measured output power maximum value Pa[max], maximum voltage value Va[max], and maximum current value Ia[max].例文帳に追加

制御回路２２において定格時の受光日射強度Ｅｏ、セル動作温度Ｔｃ、短絡電流Ｉscと計測した出力電力の最大値Ｐａ_[max] 、最大電圧値Ｖａ_[max] 、最大電流値Ｉａ_[max] によって太陽電池アレイ２の出力性能評価を行う。 - 特許庁

The solid-state imaging device 14 has a light reception surface 14-1 tilted with respect to the surface of the circuit board 11, and is mounted on the surface of the circuit board 11 so that the light reception surface 14-1 is located at the position at which the return light from the document 12 forms an image by the SELFOC lens array 15a.例文帳に追加

固体撮像装置１４は、回路基板１１面に対して傾斜した受光面１４−１を有し、この受光面１４−１が、セルフォックレンズアレー１５ａによって原稿１２の反射光が結像される位置に配置されるように、回路基板１１の表面上に実装される。 - 特許庁

Elements for detecting high-frequency electric field and magnetic field and a frequency analysis circuit for performing frequency analysis are disposed in one-dimensional or in two-dimensional array, thereby sequentially reading out an output signal of the frequency analysis circuit to image the high-frequency electric field or magnetic filed distribution.例文帳に追加

高周波の電界または磁界を検出する素子と周波数解析を行う周波数解析回路を１次元または２次元アレイ状に配置し、前記周波数解析回路の出力信号を順次読み出すことにより、高周波の電界または磁界分布を画像化する。 - 特許庁

When storing a plurality of data to the storage area L2 of a nonvolatile memory cell MC1 and the storage area L1 of a nonvolatile memory cell MC2 in a memory cell array 12, a first control circuit 200 closes a switch circuit SW52 to output a prescribed write level VCCW to a bit line BL2.例文帳に追加

メモリセルアレイ１２内の不揮発性メモリセルＭＣ１の記憶領域Ｌ２と不揮発性メモリセルＭＣ２の記憶領域Ｌ１とに複数のデータを記憶するとき、第１制御回路２００はスイッチ回路ＳＷ５２をオンさせ、所定の書込電位ＶＣＣＷをビット線ＢＬ２に出力する。 - 特許庁

Before a liquid crystal panel (e.g. an element aggregate 35a) formed by sticking a color filter (CF) substrate 11 and a driving circuit board 12 together is provided with the microlens array 35, the thickness of the driving circuit board 12 is made less than the thickness of the CF substrate 11 through etching processing.例文帳に追加

カラーフィルタ（ＣＦ）基板１１と駆動回路基板１２とを貼り合わせてなる液晶パネル（例えば、素子集合体３５ａ）に対して、マイクロレンズアレイ１３を設ける前に、エッチング処理により上記駆動回路基板１２の厚みをＣＦ基板１１の厚みよりも薄くする。 - 特許庁

After a 2nd (2nd step) A/D conversion code n2 by an A/D converting circuit 1 is outputted, a switch S10 is turned off and a switch S11 is turned on to make an operational amplifier 3 and a capacitor CF operate as a hold circuit, thereby charging array capacitors C0 to C7 with the output voltage of the operational amplifier 3.例文帳に追加

Ａ／Ｄ変換回路１による２回目（２ステップ目）のＡ／Ｄ変換コードｎ２が出力された後、スイッチＳ１０をオフ、Ｓ１１をオンにしてオペアンプ３とコンデンサＣF とをホールド回路として動作させ、オペアンプ３の出力電圧でアレイコンデンサＣ０〜Ｃ７を充電する。 - 特許庁

The low-pass filter array includes a filter circuit F1 including a signal-side coil 2 and a ground-side coil 3; and a filter circuit F2 including a signal side coil 4 and a ground side coil 5, and the center axes of the ground side coils 3, 5 are respectively located inwardly, with respect to the center axes of the signal side coils 2, 4.例文帳に追加

この低域通過フィルタアレイは、信号側コイル２とグランド側コイル３を含むフィルタ回路Ｆ１と、信号側コイル４とグランド側コイル５を含むフィルタ回路Ｆ２とを備え、グランド側コイル３，５の中心軸を信号側コイル２，４の中心軸の内側に配置したものである。 - 特許庁

In order to erase data of a memory cell array 103 in which a plurality of memory cells where data can be written and erased electrically by a floating gate are arranged, there are provided a temperature detecting circuit 110 for detecting the temperature of a chip, a voltage conversion circuit 104 for varying erasure voltage supplied to the source of the memory cell, and a voltage conversion control circuit 111 for controlling the voltage conversion circuit.例文帳に追加

浮遊ゲートにより電気的にデータの書き込み、消去のできる複数のメモリセルを配列したメモリセルアレイ１０３のデータ消去を行うにあたり、チップの温度を検知する温度検知回路１１０と、メモリセルのソースに供給する消去電圧を変化させる電圧変換回路１０４と、電圧変換回路を制御する電圧変換制御回路１１１を備えることを特徴とする。 - 特許庁

Concerning the semiconductor integrated circuit having a memory cell array 1, plural word lines 2, plural bit lines 8, a selector circuit 3 and plural sense amplifiers 4, this circuit is provided with plural sense amplifier enable signal lines 5 respectively individually connected to the plural sense amplifiers and a sense amplifier activate signal generating circuit 6 for independently outputting a sense-amplifier-enable signal at arbitrary timing.例文帳に追加

メモリセルアレイ１と、複数のワード線２と、複数のビット線８と、セレクタ回路３と、複数のセンスアンプ４とを有する半導体集積回路において、複数のセンスアンプのそれぞれに個別に接続される複数のセンスアンプイネーブル信号線５と、複数のセンスアンプイネーブル信号線５に接続されて、独立的に任意のタイミングでセンスアンプイネーブル信号を出力するセンスアンプ活性化信号発生回路６とを備える。 - 特許庁

This device is constituted of a memory cell array, and a differential amplifier and a latch circuit in which for first waiting time operation, each of a pair of signal outputted from the memory cell array is latched an outputted responding to an enable-signal, for second waiting time operation, voltage difference of each of a pair of signal outputted from the memory cell array is amplified and outputted responding to an enable-signal.例文帳に追加

半導体メモリ装置及びそのデータ読出し方法であって、メモリセルアレイ、及び第１待ち時間動作の場合にはイネーブル信号に応答してメモリセルアレイから出力される信号対の各々をラッチして出力し、第２待ち時間動作の場合にはイネーブル信号に応答してメモリセルアレイから出力される信号対の各々の電圧差を増幅して出力するための差動増幅及びラッチ回路で構成されている。 - 特許庁

The ability to repair defective cells in a memory array by replacing those cells with redundant cells, is improved using a redundant memory line control circuit 25i, 23i that empolys two types of redundancy programming.例文帳に追加

２つの冗長性プログラミングを採用する冗長メモリライン制御回路２５ｉ、２３ｉを使用して、メモリアレイ内の欠陥セルを冗長セルに代替することによって欠陥セルをリペアする能力を向上させる。 - 特許庁

To provide a circuit composition for a searcher in order to make improvements of a path detection characteristic in a base band processing part of a receiver using an array antenna, realize stable operation of a system, and improve system capacity.例文帳に追加

アレーアンテナを用いた受信装置のベースバンド処理部におけるパス検出特性の改善を行って、システムの安定動作を実現しシステム容量改善を図るためのサーチャの回路構成を提供する。 - 特許庁

To attain a multilevel control of ≥6 bits, for example, by suppressing the variation of output voltages in a display device in which a multileveling circuit is integrally formed with a pixel array part on the same substrate.例文帳に追加

画素アレイ部と同一基板上に多階調化回路を一体形成する表示装置において、出力電圧のばらつきを抑制して例えば６ビット以上の多階調制御を可能とする装置を提供する。 - 特許庁

A power supply control circuit (PCK0-PCKn) is provided corresponding to a memory cell array, and the voltage level of a cell source line (VDM, VSM) is set according to an access mode during the parallel execution of the read access and the write access.例文帳に追加

メモリセル列に対応して電源制御回路（ＰＣＫ０−ＰＣＫｎ）を設け、各列単位で、リードアクセスとライトアクセスの並行実行時のアクセス態様に応じてセルソース線（ＶＤＭ，ＶＳＭ）の電圧レベルを設定する。 - 特許庁

To prevent a short circuit between a signal line and a scan line in a matrix array substrate for a planar display device including the signal lines each having a redundant line structure comprising an upper layer line and a lower layer line.例文帳に追加

信号線６を上層配線５１と下層配線３１との冗長配線構造とした、平面表示装置用のマトリクスアレイ基板１０において、信号線６と走査線１１との間の短絡を防止する。 - 特許庁

In a systolic array circuit, although on FF (D flip flop) 120 has been used as a primary holding region of the result of an arithmetic operation, a D latch 110 is adopted as the primary holding region of the arithmetic operation.例文帳に追加

シストリックアレイ型回路では、演算結果の一次保持領域として、ＦＦ（Ｄフリップフロップ）１２０が使用されていたが、本発明では、演算結果の一次保持領域としてＤラッチ１１０を採用した。 - 特許庁

Based on a clock pulse signal and a selected pulse signal, merge signals FIRE_1/SIN 0-0-46 to FIRE_6/SIN 2-47-93 into which the driving data signal and a driving waveform signal have been merged serially are output to a driving circuit 21A from a gate array.例文帳に追加

クロックパルス信号および選別パルス信号にもとづいて駆動データ信号と駆動波形信号とがシリアルにマージされたマージ信号FIRE_1/SIN 0-0〜46からFIRE_6/SIN 2-47〜93が、ゲートアレイから駆動回路２１Ａに出力される。 - 特許庁

To reduce a layout area of a memory cell array without causing an increase in leakage current of a transistor, an increase in a value of resistance of an impurity diffusion region, or the like in a semiconductor integrated circuit incorporating a mask ROM.例文帳に追加

マスクＲＯＭを内蔵した半導体集積回路において、トランジスタのリーク電流の増加や不純物拡散領域の抵抗値の増加等を招くことなく、メモリセルアレイのレイアウト面積を削減する。 - 特許庁

To reduce an unnecessary radiated noise, suppress generation of malfunction of an electronic device caused by a reflection or a ground bounce, and reduce a cost and getting a light weight, in a printed circuit board on which a package with a grid array type is assembled.例文帳に追加

グリッドアレイタイプのパッケージが実装されたプリント配線板において、不要輻射ノイズが少なく、反射やグラウンドバンスに起因する電子機器の誤動作の発生を抑えるようにし、しかも低コスト化、軽量化を図る。 - 特許庁