「array circuit」に関連した英語例文の一覧と使い方(37ページ目) - Weblio英語例文検索

A circuit module, which includes at least one application specific integrated circuit (ASIC) 504 and a plurality of vertical cavity surface-emitting laser (VCSEL) array module 520, is formed by using a standard ceramic or organic multi-chip module (MCM) package substrate 500 , thereby, the element of a high density, having a foot print is attained.例文帳に追加

少なくとも１つの特定用途向け集積回路（ASIC）504及び複数の垂直共振器型面発光レーザ（VCSEL）アレイモジュール520を含む回路モジュールが、標準的なセラミック又は有機マルチチップモジュール（MCM）パッケージ基板500を使用して形成され、その結果として小さなフットプリントを有する高密度の素子が得られる。 - 特許庁

A variable delay circuit 7 provided in the local control circuit 3 is configured by connecting unit delay circuits whose delay value is controlled by a digital value in multi-stages, and produces various control signals supplied to a memory cell array 1 in timing by delaying the reference signal by a prescribed delay value denoted by the digital value of the delay control signal.例文帳に追加

ローカル制御回路３に設けた可変遅延回路７は、遅延値がディジタル値で制御される単位遅延回路を多段に接続して構成され、メモリセルアレイ１に供給する各種の制御信号を、前記基準信号を前記遅延制御信号のディジタル値が示す所定の遅延値だけ遅延したタイミングで生成する。 - 特許庁

The cooling section consists of metallic films 60 which are deposited by evaporation onto the horizontal drive circuit section 90 and vertical drive circuit section 100 on the surface of the array substrate 20, a semiconductor element 70 which comes into contact with the metallic films 60 and for which a Peltier effect is utilized and a heat sink 80 which comes into contact with the semiconductor element 70.例文帳に追加

冷却部は、アレイ基板２０の表面の水平駆動回路部９０及び垂直駆動回路部１００に蒸着された金属膜６０と、金属膜６０に接触するペルティエ効果を利用した半導体素子７０と、半導体素子７０に接触する放熱体８０とからなる。 - 特許庁

The nonvolatile semiconductor memory device has a memory cell array 1 using electrically rewritable NAND cells, a column decoder 4, a bit line control circuit 2, a word line control circuit 6, and a data input/output buffer 4, wherein previous writing and confirmation reading are performed after batch erasing of data to put erased memory cells into a desired threshold-value range.例文帳に追加

電気的書き換え可能なＮＡＮＤ型セルを用いたメモリセルアレイ１、カラムデコーダ４、ビット線制御回路２、ワード線制御回路６、データ入出力バッファ４を有し、データの一括消去後に事前書き込みと確認読み出しを行って消去されたメモリセルを、所望のしきい値範囲に追い込むようにした。 - 特許庁

A directivity control circuit (12) for calculating weight added to the reception output of each of antenna elements (11) in order to optimize directivity as the whole adaptive array antenna (2) and a signal processing circuit (13) for generating a synthetic signal by weighting the reception output of each of the antenna elements (11) are mounted on the rigid wiring board part (22).例文帳に追加

アダプティブアレーアンテナ(2)全体としての指向性を最適化するために各アンテナ素子(11)の受信出力に付ける重みを算出する指向性制御回路(12)と、各アンテナ素子(11)の受信出力に重み付けをして合成信号を生成する信号処理回路(13)は、リジッド配線板部(22)に搭載されている。 - 特許庁

A control circuit 40 generates various command for a memory cell array 30 in accordance with an internal command control signal and an internal address signal outputted by input switching circuits 50, 52, 54 for switching an input source of a command control signal and an address signal between external terminals 14, 16, 18 and a BIST circuit 100.例文帳に追加

コマンド制御信号およびアドレス信号の入力源を外部端子１４、１６、１８とＢＩＳＴ回路１００との間で切換えるための入力切換回路５０，５２，５４が出力する内部コマンド制御信号および内部アドレス信号に応じて、制御回路４０は、メモリセルアレイ３０に対する各種コマンドを生成する。 - 特許庁

When a coincidence detecting signal MTH is activated, the internal control circuit (2) performs an operation mode specified by a command CMD from the outside, when an uncoincidence detecting signal is activated, the control circuit (2) sets an array read-mode reading out data of a memory cell of a bank specified by an address signal AD from the outside.例文帳に追加

バンク制御回路（２）は、一致検出信号ＭＴＨが活性化されたときには、外部からのコマンドＣＭＤにより指定された動作モードを実行し、不一致検出信号ＺＭＴＨが活性化されたときには、外部からのアドレス信号ＡＤが指定するバンクのメモリセルのデータを読み出すアレイリードモードを設定する。 - 特許庁

To provide a D/A conversion circuit whose conversion precision can be enhanced without the need for a buffer circuit for weighting purpose where a deviation due to weighting of an output voltage in low-order bits produced resulting from parallel connection between a resistance array for low-order bits and resistors for generating a reference voltage is avoided.例文帳に追加

重み付けするためのバッファ回路を設ける必要がなく、かつ、下位ビット用の抵抗列を基準電圧発生用の抵抗と並列接続することから発生する下位ビットの出力電圧の重み付けによるズレをなくすことにより、ＤＡ変換精度を向上させることができるＤＡ変換回路を提供する。 - 特許庁

The circuit assembly, outer package resin case, and case cover are arrayed as common components, and at the time of exchanging the array of main circuit terminals of a collector and emitter pulled out to the upper face of the case cover of the package, the collector side terminal frame and the emitter side terminal frame are made to stereoscopically cross in the resin case, and insert-molded in the resin case.例文帳に追加

回路組立体，外装樹脂ケース，およびケース蓋を共通部品として、パッケージのケース蓋上面に引出したコレクタ，エミッタの主回路端子の配列を入れ替える場合には、コレクタ側の端子フレームとエミッタ側の端子フレームを樹脂ケース内で立体的に交差させて樹脂ケースにインサート成形する。 - 特許庁

When transition of the signal/WE is detected by the ATD 3d before a period specified by the time-out circuit at the write time, operation of the memory cell array is controlled by the time-out circuit, when it is detected after elapse of the specified period, write-in operation is controlled responding to transition of the signal/WE.例文帳に追加

書き込み時にタイムアウト回路で指示された期間より前にＡＴＤ３ｄによって信号／ＷＥの遷移が検知されると、タイムアウト回路によってメモリセルアレイの動作が制御され、指示された期間の経過後に検知された時には、信号／ＷＥの遷移に応答して書き込み動作を制御することを特徴とする。 - 特許庁

The semiconductor integrated circuit device is provided with a gate array part 12, in which a plurality of transistors 14 are included and an arbitrary circuit is constituted by forming wiring between the transistors, and at least one IP (intellectual property) part 13, which includes a plurality of transistors and a plurality of wirings connecting the transistors and has prescribed functions.例文帳に追加

複数のトランジスタ１４を含み、これら複数のトランジスタ相互間で配線が施されることで任意の回路が構成されるゲートアレイ部１２と、複数のトランジスタとこれら複数のトランジスタ相互を接続する複数の配線とを含み、所定の機能を有する少なくとも１つのＩＰ（Intellectual Property）部１３とを具備する。 - 特許庁

After this, a resist pattern 12 having openings 13 and 14 is formed at a part on an area with the gate electrode 6 of a desired NMOS within a memory cell array area A, and at a part on the film 4 positioned another circuit and the main circuit by using a mask for writing revised data.例文帳に追加

その後、改訂済みのデータ書き込み用マスクを用いて、メモリセルアレイ領域Ａ内の所望のＮＭＯＳのゲート電極６を中心とする領域上の部分及び他の回路と主回路との間に位置するフィールド酸化膜４上の部分に開口１３，１４を有するレジストパターン１２を形成する。 - 特許庁

A boosting power source circuit 7 generating drive voltage required for memory operation is provided for each block of the memory cell array 1, and a boosting power source switch SWi holding 'on' at the time of normal memory operation is provided between a power source line 8 connected to an external power source terminal and a power source supply terminal of each boosting power source circuit 7.例文帳に追加

メモリセルアレイ１の各ブロック毎に、メモリ動作に必要な駆動電圧を発生する昇圧電源回路７が設けられ、外部電源端子につながる電源線８と各昇圧電源回路７の電源供給端子との間には、通常のメモリ動作時はオンを保つ昇圧電源スイッチＳＷｉが設けられている。 - 特許庁

The regulator circuit 106 automatically regulates a bias voltage of each of the plurality of differential amplifier circuits A1 to An+1 in a differential amplifier circuit array 102 to make the output dynamic range for the differential amplifier circuits match the input dynamic range for the plurality of voltage comparator circuits Cr1 to Crn+1.例文帳に追加

調整回路１０６は、差動増幅回路列１０２の複数個の差動増幅回路Ａ１〜Ａｎ＋１のバイアス電圧を自動調整して、これら差動増幅回路の出力ダイナミックレンジを電圧比較回路列１０３の複数個の電圧比較回路Ｃｒ１〜Ｃｒｎ＋１の入力ダイナミックレンジに一致させる。 - 特許庁

During an element select mode which requires information on only some of unit elements among one line equivalent of unit elements in an element array section, a signal processing circuit for unwanted unit elements is controlled of its function so that the signal processing circuit is placed into a lower power consumption state than during a normal operation mode.例文帳に追加

素子アレイ部における１行分の単位素子の内の一部の単位素子の情報のみを必要とする素子選択モード時には、必要とされない単位素子と対応する信号処理回路が通常動作モード時よりも低消費電力状態となるように当該信号処理回路の機能を制御する。 - 特許庁

In a semiconductor device 1 on which a circuit wiring board 20 and a semiconductor package 10 are mounted, an electrode 21 patterned on a surface of the circuit wiring board 20 and a solder 11 formed in an array to the semiconductor package 10 as an electrode terminal are electrically connected via an intermediate layer 30.例文帳に追加

回路配線基板２０と半導体パッケージ１０とを実装させた半導体装置１において、回路配線基板２０の表面にパターニングされた電極２１と、半導体パッケージ１０に電極端子としてアレイ状に形成された半田１１とが中間層３０を介して電気的に接続されていることを特徴とする。 - 特許庁

This semiconductor memory is provided with a memory cell array divided into plural memory mats, a memory mat selecting circuit 71 selecting a memory mat to be activated, and a burn-in test mode detecting circuit 76 generating a burn-in test mode detecting signal BI being made an active state when a burn-in test is performed.例文帳に追加

本発明の半導体記憶装置は、複数のメモリマットに分割されたメモリセルアレイと、活性化されるメモリマットを選択するメモリマット選択回路と、バーンイン試験が実施される場合に活性状態となるバーンイン試験モード検出信号ＢＩを生成するバーンイン試験モード検出回路７６を備える。 - 特許庁

A high frequency driving signal is altenatively supplied to the respective electrodes of the electrode array from an output electrode drive circuit 15, a signal passing through the inside of the finger is detected by a detecting circuit 16 from the input electrode to obtain a voltage waveform, that is, finger recess/projection information corresponding to a surface recess/projection of the finger.例文帳に追加

そして、出力電極ドライブ回路１５から電極アレイの各電極に高周波の駆動信号を択一的に供給するとともに指の中を通過した信号を入力電極から検出回路１６で検出して検波し、指の表面の凹凸に対応した電圧波形、すなわち、指の凹凸情報を得る。 - 特許庁

To provide a liquid crystal display which prevents a light-shielding layer of a color filter substrate from being dissolved and prevents the display quality from being deteriorated, in the liquid crystal display in which a gate driving circuit having a contact hole is formed on an array substrate.例文帳に追加

コンタクトホールを有するゲート駆動回路をアレイ基板上に形成した液晶表示装置において、カラーフィルタ基板の遮光層が溶失することを防ぎ、表示品質の低下を防止した液晶表示装置を提供する。 - 特許庁

In addition, circuit data to an FPGA (field programmable gate array) 112 on the target board 101 is changed and an external interface for connecting the target board 101 and an external input/output device 103 is controlled through a network 106.例文帳に追加

また、ターゲットボード１０１上のＦＰＧＡ１１２に対する回路データの変更と、ターゲットボード１０１と外部入出力装置１０３を接続する外部インターフェースの制御を、ネットワーク１０６を介して行えるようにする。 - 特許庁

To provide a grid array type electronic component, a circuit board, and a method of reflow-soldering, which improve a solder connection reliability between a substrate and connection terminals of the electronic component having the plurality of connection terminals disposed on the rear face.例文帳に追加

裏面に複数の接続端子が配置されている電子部品の上記接続端子と基板との半田接続の信頼性向上を図る、グリッドアレイ型電子部品、回路基板、及びリフロー半田付け方法を提供する。 - 特許庁

When address values that exceed the number of the word lines 3 are designated, the limiting circuit 8 outputs "1" from an unillustrated over output line through the control line 8 to inhibit the data control part 5 from accessing a memory cell in the memory array 2.例文帳に追加

ワード線３数を越えるアドレス値の指定があった場合に、リミッタ回路８が制御線８を介して、不図示なＯＶＥＲ出力線から「１」を出力し、データ制御部５のメモリアレイ２内のメモリセルへのアクセスを禁止する。 - 特許庁

The semiconductor nonvolatile memory such as an EPROM includes: a memory array section 2; a plurality of memory areas 3A, 3B; a sequence circuit 5; write-in/read-out sections 4B, 7, 16, 17, 18; latch circuits 8A, 8B; and selection driving sections 9, 10, 11, 14, 15.例文帳に追加

EPROM等の半導体不揮発性メモリは、メモリアレイ部２と、複数のメモリ領域３Ａ，３Ｂと、シーケンス回路５と、書き込み読み出し部４Ｂ，７，１６，１７，１８と、ラッチ回路８Ａ，８Ｂと、選択駆動部９，１０，１１，１４，１５とを備えている。 - 特許庁

A memory macro 1 has a memory-cell array 2 containing a plurality of memory cells 3, complementary digit-line pair DTj and DBj connected to the memory cells 3 and a column system peripheral circuit 6 connected to the complementary digit-line pair DTj and DBj.例文帳に追加

メモリマクロ１は、複数のメモリセル３を含むメモリセルアレイ２と、メモリセル３に接続された相補デジット線対ＤＴｊ、ＤＢｊと、相補デジット線対ＤＴｊ、ＤＢｊに接続されたカラム系周辺回路６とを備えている。 - 特許庁

To provide a beam forming circuit for a phased array antenna which can decrease the number of phase control means and actualize beam formation with a high degree of freedom without causing the generation of a grating lobe.例文帳に追加

本発明の課題は、位相制御手段の数を少なくでき、またグレーティングローブの発生要因となることなく、さらに自由度の高いビーム形成が実現できるフェーズドアレーアンテナ用ビーム形成回路を提供することにある。 - 特許庁

The DSP circuit 21 determines a diameter of a light quantity distribution 24 diffused and reflected by a target object and formed on the pixel array 20, and compares the diameter with a comparison value stored in the memory 22 to determine a distance to the target object.例文帳に追加

ＤＳＰ回路２１は、対象物体で拡散反射されてピクセルアレイ２０上に形成された光量分布２４の直径を求め、メモリ２２に格納されている対照値との比較により、対象物体までの距離を求める。 - 特許庁

The region of the array substrate is divided into at least two regions, and backlight under respective regions are driven independently of each other, and lead wires disposed in positions corresponding to respective regions are connected to one circuit by a lead-out IC.例文帳に追加

アレー基板上の領域を少なくとも二つ以上の領域に分けて各領域下部のバックライトを独立に駆動し、各領域の対応する位置に配設されたリード線はリードアウトＩＣで一つの回路と接続する。 - 特許庁

To provide an internal address generating circuit in which power consumption at the time of self-refresh operation can be reduced by generating an internal refresh address to refresh only a partial array selected according to an external command.例文帳に追加

外部命令により選択された部分アレイのみをリフレッシュすることができるように内部リフレッシュアドレスを発生させることによって、セルフリフレッシュ動作時の消費電力を低減できる内部アドレス発生回路を提供する。 - 特許庁

Accordingly, the memory cell array can operate at the first data transfer rate while allowing the output circuit to output data to an external terminal at the second data transfer rate that is lower than the first data transfer rate, in a test mode of operation.例文帳に追加

これにより、テストモードで、前記メモリセルアレイは前記第１データ転送速度で動作する一方、前記出力回路は前記第１データ転送速度より低い前記第２データ転送速度でデータを前記外部ターミナルに出力しうる。 - 特許庁

To realize a technique with which charge amounts held on a plurality of respective charge holding electrodes can be accurately detected which are arranged in an electric circuit on an array substrate in a liquid crystal display device which adopts a multiple pixel structure.例文帳に追加

多重画素構造を採用した液晶表示装置におけるアレイ基板上の電気回路に備わる複数の電荷保持電極のそれぞれに保持された電荷量を正確に検出可能な技術を実現すること。 - 特許庁

When existence of a defect is inspected by applying driving voltage to each pixel 26 of the array substrate, voltage higher than usually driving voltage is applied to the first electrode of the second thin film transistor 53 which is a constituent of the SRAM driving circuit 50.例文帳に追加

アレイ基板の各画素２６に駆動電圧を印加して欠陥の有無を検査する際、ＳＲＡＭ駆動回路５０を構成する第２薄膜トランジスタ５３の第１電極に、通常駆動用の電圧よりも高い電圧を印加する。 - 特許庁

A replacement control circuit 218 executes control so as to update the directory part 207 and data array part 214 of the way of the oldest rewrite among the ways allocated corresponding to the active signal in the set of the hit judgement at the time of erroneous hit.例文帳に追加

リプレイスメント制御回路２１８は、ミスヒット時、ヒット判定のセットにおけるアクティブ信号対応に割り当てられたウェイの内最も書換が古い前記ウェイのディレクトリ部２０７及びデータアレイ部２１４を更新するように制御する。 - 特許庁

A matrix array substrate 2 of the liquid crystal display 1 forms a rectangular display area 21 the center of which pixels are arranged, a picture frame area 22 around the display area 21 and a driving circuit 23 is formed in the picture frame area 22.例文帳に追加

液晶表示装置１のマトリクスアレイ基板２は中央に画素を配設した矩形状の表示領域21を形成し、この表示領域21の周囲に額縁領域22を形成し、額縁領域22に駆動回路23を形成する。 - 特許庁

To provide a DRAM which performs burst refresh so as to attain low current fresh not limited by a peak current by minimizing operations of a peripheral circuit of a memory array to the utmost, and also to provide its refresh method .例文帳に追加

本発明の目的は、メモリーアレーの周辺回路の動作を極力少なくして、バーストリフレッシュをおこない、ピーク電流値に制限されない低電流リフレッシュを可能とするＤＲＡＭおよびそのリフレッシュ方法を提供することにある。 - 特許庁

The CDS circuit 20 applies CDS processing (noise eliminating processing) to a pixel signal read from the pixel array section 10 through a signal line 12, and gives the resulting signal to the analog/digital converter 30, which applies analog / digital conversion to the received signal.例文帳に追加

画素アレイ部１０から信号線１２で読み出された画素信号をＣＤＳ回路２０によってＣＤＳ処理（ノイズ除去処理）を行った後、この信号をＡ／Ｄ変換器３０に入力し、Ａ／Ｄ変換を行う。 - 特許庁

To provide an array power feed reflector antenna capable of electrically compensating an attitude variation of a satellite, fitting errors of a reflector and a power feed part, and antenna pattern deformation caused the deformation of a reflector surface with a smaller circuit scale.例文帳に追加

衛星の姿勢変動、反射鏡および給電部の取り付け誤差、反射鏡面の変形によるアンテナパタン変形を、より少ない回路規模で電気的に補償することが可能なアレー給電反射鏡アンテナを提供する。 - 特許庁

To provide a socket for LGA (Land Grid Array) package with high precision capable of connecting appropriately an LGA package having conductive pads with a large area of grid region and with high density arrangement to a circuit board, and a mounting method of the socket.例文帳に追加

グリッド領域の面積が大きく、配列が高密度の導電パッドを有するＬＧＡパッケージを回路基板に適切に接続することができる高精度のＬＧＡパッケージ用ソケット及びそのソケットの実装方法を提供する。 - 特許庁

To provide an easy-to-handle LED array lighting unit with LEDs and circuit components for lighting the LEDs arranged and connected to each other on a tape-like substrate, and to provide an inexpensive LED planar indirect lighting fixture using the above unit.例文帳に追加

ＬＥＤとＬＥＤを点灯する回路部品とをテープ状基板の上に配置、接続した取り扱い容易なＬＥＤアレー点灯ユニット、及び同ユニットを用いた安価なＬＥＤ面状間接照明器具を提供する。 - 特許庁

To provide a semiconductor memory device in which an electrode at the lower layer section of a cell array section can simultaneously be formed with a gate electrode of a transistor in a peripheral circuit section and resistance of the electrode is low and to provide a manufacturing method of the semiconductor memory device.例文帳に追加

セルアレイ部の下層部分の電極を周辺回路部のトランジスタのゲート電極と同時に形成することができ、且つ、この電極の抵抗が低い半導体記憶装置及びその製造方法を提供する。 - 特許庁

The semiconductor storage circuit 100 includes a memory cell array 110 that has plural multi-bit-type memory cells, multiplexers 120 including two multiplexers MUX0 and MUX1, and sense amplifiers 130 including two sense amplifiers SA0 and SA1.例文帳に追加

半導体記憶回路１００は、マルチビット型のメモリセルを複数備えたメモリセルアレイ１１０、ＭＵＸ０とＭＵＸ１の２つのマルチプレクサを含むマルチプレクサ１２０、ＳＡ０とＳＡ１の２つのセンスアンプを含むセンスアンプ１３０で構成される。 - 特許庁

To provide a manufacturing method for preventing the deformation of a pattern in an STI region patterning process concerning a nonvolatile semiconductor integrated circuit device with a configuration where a plurality of transistor cells having a common gate are arranged like an array.例文帳に追加

共通ゲートを有する複数のトランジスタセルをアレー状に配置する構成を持つ不揮発性半導体集積回路装置において、ＳＴＩ領域のパターニング工程でのパターンの変形を防ぐ製造方法を提供する。 - 特許庁

A ratio of a parity bit for user data written in a memory cell array 201 is reduced by making the number of bits of data input to the ECC circuit 205 exceed the number of bits of data input from the outside for writing.例文帳に追加

ＥＣＣ回路２０５に入力されるデータのビット数を、書き込みのため外部から入力されるデータのビット数よりも多くすることにより、メモリセルアレイ２０１に書き込まれるユーザデータに対するパリティビットの比率を低減させる。 - 特許庁

This lighting arrangement 10 of the spectrophotometer for a color measuring device is formed as a line array (or an annular ring) of a light emission diode 11 surrounded by annular walls 14, 15 formed on a substrate 12 and a circuit board 13.例文帳に追加

本発明は、色測定装置のための分光光度計の照明配列10であって、基板12、回路板13上に形成された環状壁14,15に囲まれた発光ダイオード11の線状アレイ（環状リングでもよい）として構成される。 - 特許庁

To exhibit excellent high heat resistance and low dielectric constant as a resin component excellent in productivity and adhesive properties for a circuit board for a semiconductor device equipped with grid-like energizing terminal used for a BGA(ball grid array)-type semiconductor device.例文帳に追加

生産性及び密着性に優れると共に、ＢＧＡタイプの半導体装置に用いられる格子状通電端子配設半導体装置用回路基板用の樹脂成分として優れた高耐熱性及び低誘電率を発現させる。 - 特許庁

The antenna device has an array antenna 13 and generates an amplitude control value and a phase control value by obtaining the amplitude and phase of power to be imparted for every antenna element in accordance with a communication area instruction in a variable beam control circuit 32.例文帳に追加

アンテナ装置はアレイアンテナ１３を有しており、可変ビーム制御回路３２では、通信領域指令に応じてアンテナ素子毎に与える電力の振幅及び位相を求めて振幅制御値及び位相制御値を生成する。 - 特許庁