「array circuit」に関連した英語例文の一覧と使い方(40ページ目) - Weblio英語例文検索

A picture frame light shielding film (53) that defines a picture frame region in which various wiring, circuit patterns, dummy pixel electrodes or the like are arranged, is formed on the TFT array substrate side, of the same film as an electrically conductive and light shielding film that constitutes the pixel section.例文帳に追加

各種の配線や回路パターン或いはダミー画素電極等が配置される額縁領域を規定する額縁遮光膜（５３）は、ＴＦＴアレイ基板側に、画素部を構成する遮光性の導電膜と同一膜から形成される。 - 特許庁

Consequently, even when a distance between neighboring two contact holes is of a level so small as several tens of nm or less in a high-density cell array region, the contact holes can be well separated from each other, and a short circuit can thus be prevented between neighboring unit cells.例文帳に追加

これにより、高密度セルアレイ領域で互いに隣接した２個のコンタクトホールの間隔が数十ｎｍまたはそれ以下のレベルに小さくなっても、コンタクトホールが互いに良好に分離して隣接した単位セル間の短絡が防止される。 - 特許庁

A memory 50 is storing inclination information of a line head and a delay circuit 40 sets the delay time for each light emitting element array depending on the inclination information, i.e. the inclination of a light emitting element line against the main scanning direction.例文帳に追加

モリ５０にはラインヘッドの傾斜情報を記憶しており、遅延回路４０は傾斜情報、すなわち発光素子ラインの主走査方向に対する傾斜の度合いに応じて、各発光素子列に対する遅延時間の大きさを設定する。 - 特許庁

Each block of a memory cell array 51 is provided with nonvolatile normal/defective flag storing cells 62 in which a flag for discriminating whether a block is normal or not is recorded, and a normal/defective state discriminating circuit 63 discriminating a normal/defective state of a block based on the flag.例文帳に追加

メモリセルアレイ５１の各ブロックごとに、正常であるか否かを識別するためのフラグを記録した不揮発性の良／不良フラグ記憶セル６２と、上記フラグに基づきブロックの良否を判定する良／不良判定回路６３を設ける。 - 特許庁

Then, on the basis of the information, an image, in which a horizontal axis is turned to a time base for instance, the array of the programs is indicated along the time base and a color or the like to be distinguished from the others is added to a reservation time zone, is generated and supplied to an OSD circuit.例文帳に追加

そして、前記情報に基づいて例えば横軸を時間軸とし、この時間軸に沿って番組の配列を示すとともに、予約時間帯については他とは区別される色等を付加した画像を生成し、ＯＳＤ回路に与える。 - 特許庁

To provide a driving circuit capable of making it efficient to layout nonvolatile ferro-electric memory elements wherein a cell array part is divided into two and any cell is made selectable, minimizing the chip in size, and maximizing the elements in the driving performance.例文帳に追加

セルアレイ部を二つに分割してその中から任意のセルを選択できるようにした不揮発性強誘電体メモリ素子のレイアウトを効率的にし、かつチップのサイズを最小化し、素子の駆動能力を極大化できる駆動回路を提供する。 - 特許庁

A comparing circuit 40 judges the existence or absence of a defective cell in a memory cell array 10 by comparing data read from an I/O bus with data previously decided and outputs the judged result as a judgement signal 4.例文帳に追加

比較回路４０は、Ｉ／Ｏバスから読み出されたデータが予め定められたデータと同じであるかどうかを比較することによりメモリセルアレイ１０中の不良セルの有無の判定を行いその判定結果を判定信号４として出力する。 - 特許庁

The switching circuit selects the redundancy bit line to which a corresponding spare ferroelectric cell is connected instead of a bit line to which the replaced ferroelectric cell is connected when the replaced ferroelectric cell in the main cell array is selected.例文帳に追加

上記切替回路は、メインセルアレイ中の置き換えた強誘電体セルが選択されたときに、この置き換えた強誘電体セルが接続されたビット線に代えて、対応するスペアの強誘電体セルが接続されたリダンダンシビット線を選択する。 - 特許庁

The IC package includes a substrate 160 having top, middle and bottom layers, an array 170 of millimeter-wave antennas embedded on the top layer of the substrate and a monolithic microwave integrated circuit (MMIC) 145 mounted to the bottom layer of the substrate.例文帳に追加

ＩＣパッケージは、上部層、中間層、及び底部層を有する基板１６０と、基板の上部層に埋め込まれたミリメートル波アンテナのアレイ１７０と、基板の底部層に実装されたモノリシック・マイクロ波集積回路（ＭＭＩＣ）１４５とを含む。 - 特許庁

A driving pattern applying different voltages to pixel electrode rows adjacent across a source line of a TFT array is used, and a short circuit defect between adjacent pixel electrodes is detected by potential distribution of the pixel electrodes obtained by the driving pattern.例文帳に追加

ＴＦＴアレイのソースラインを挟んで隣接する画素電極列に異なる電圧を印加する駆動パターンを用い、この駆動パターンによって得られる画素電極の電位分布によって、隣接する画素電極間の短絡欠陥を検出する。 - 特許庁

This device is provided with a memory cell array 1 in which memory cells storing fuse data are arranged, a register 8 for fuse storing fuse data read out from the memory cell and a reference voltage circuit 9 consisting of a differential amplifier for generating reference voltage.例文帳に追加

ヒューズデータが記憶されているメモリセルが配置されているメモリセルアレイ１と、メモリセルから読み出したヒューズデータを格納するヒューズ用レジスタ８と、差動増幅器を有して構成された、基準電圧を発生する基準電圧回路９とを具備する。 - 特許庁

A semiconductor memory 1 is provided with a NAND gate 2 for a DRAM, a clock generating circuit 3, an address buffer 4 a row decoder 5, a column decoder 6, an input buffer 10, an output buffer 11, and a memory cell array 8 for a SRAM.例文帳に追加

半導体メモリ１は、ＤＲＡＭ用のＮＡＮＤゲート２、クロック発生回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、入力バッファ１０および出力バッファ１１と、ＳＲＡＭ用のメモリセルアレイ８および入出力制御回路９とを備える。 - 特許庁

On the surface of the battery pack 17 facing the battery cover 18, a power feed element 22 which constitutes a microstrip planar array antenna via a dielectric layer 21 is formed, and is connected to a transmitting/receiving circuit (not shown), in a state where it is accommodated.例文帳に追加

電池パック１７における電池カバー１８と対向する面には誘電体層２１を介してマイクロストリップ平面アレーアンテナを構成する給電素子２２が形成されており、収容状態で送受信回路（図示せず）と接続される。 - 特許庁

A data signal appearing on one side of a pair of bit lines (e.g. bit lines BLNk, BLTk) in a memory cell array 110 and a reference signal appearing on the other side are differential-amplified by a sensing system circuit block 140, and data is read out.例文帳に追加

メモリセルアレイ１１０内の１対のビット線（例えばビット線ＢＬＮｋ，ＢＬＴｋ）の一方に現れるデータ信号と他方に現れる参照信号とがセンス系回路ブロック１４０により差動増幅され、データの読み出しが行われる。 - 特許庁

To provide a land grid array electric connector capable of preventing the tendency of a chip module to move with respect to a conductive terminal, and of ensuring stable contact of the conductive terminal to the chip module, by electrically connecting between the chip module and a circuit board.例文帳に追加

チップモジュールと回路基板の間を電気的に接続し、導電端子に対して、チップモジュールが移動する傾向を防止でき、導電端子がチップモジュールに安定的に接触することを確保できるランドグリッドアレイ電気コネクタを提供する。 - 特許庁

The semiconductor integrated circuit device is constituted so as to avoid securing a contact area in advance for arranging a contact for connection to the respective gates of p-MOS transistors 12a, 12b and n-MOS transistors 14a and 14b in the base cell 11, in the gate array type semiconductor integrated circuit device by a master slice system.例文帳に追加

本発明の半導体集積回路装置は、マスタースライス方式によるゲートアレイ型の半導体集積回路装置において、ベースセル１１に、ｐ−ＭＯＳトランジスタ１２ａ、１２ｂ及びｎ−ＭＯＳトランジスタ１４ａ、１４ｂの各ゲートへの接続用のコンタクトを配設するためのコンタクト領域を予め確保しないように構成したものである。 - 特許庁

The top of the array substrate is provided with a plurality of short-circuit wiring 51 which are formed of the semiconductor layers and short-circuit the semiconductor layers of the switching elements arrayed in every row, a plurality of video signal lines connected for every column of the pixel sections and a plurality of scanning lines Sga connected to the control terminals of the respective switching elements for every row of the pixel sections.例文帳に追加

アレイ基板上には、半導体層により形成され、各行に並んだスイッチング素子の半導体層同士を短絡した複数の短絡配線５１、画素部の列毎に接続された複数の映像信号線、画素部の行毎にそれぞれスイッチング素子の制御端子に接続された複数の走査線Ｓｇａが設けられている。 - 特許庁

A phased array antenna 100 has a transmitter 5, an electric power distribution circuit 3, the plurality of element antennas 1 for emitting a high frequency signal, digital phase shifters 2 for imparting a passing phase to the high frequency signal, and a phase shifter control circuit 4 for the plurality of elements for rotating the passing phases of the at least two digital phase shifters 2 at the same time.例文帳に追加

フェーズドアレーアンテナ１００は、送信機５と、電力分配回路３と、高周波信号を放射する複数の素子アンテナ１と、当該高周波信号に通過位相を与えるディジタル移相器２と、少なくとも２つのディジタル移相器２の通過位相を同時に回転させる複数素子移相器制御回路４とを有する。 - 特許庁

A second resistor 49, whose resistance value is greater than the resistance value of the first resistor 43, is inserted between the pixel array region 10b and the scanning line drive circuit 104, The resistance value from the central position in the longitudinal direction of the scanning line 3a up to the scanning line driving circuit 104 is greater than the resistance value from the central position up to the diode elements 41, 42.例文帳に追加

画素配列領域１０ｂと走査線駆動回路１０４との間には、第１の抵抗４３よりも抵抗値が大きい第２の抵抗４９が介挿され、走査線３ａの長さ方向の中央位置から走査線駆動回路１０４までの抵抗値は、中央位置からダイオード素子４１、４２までの抵抗値よりも大きい。 - 特許庁

The flat panel display comprises a plurality of connection terminals installed on an array substrate, at least two integrated circuit chips connected to the connection terminals respectively by conductive anisotropic films and at least one interface layer installed in the region between the at least two integrated circuit chips.例文帳に追加

フラットディスプレイパネルであって、アレイ基板上に設置される複数の連接端子と、それぞれ異方性導電膜により前記連接端子と連接される少なくとも二つの集積回路チップと、前記の少なくとも二つの集積回路チップの間の領域に設置される少なくとも一つの界面層と、からなるフラットディスプレイパネル及びその組み立て方法を採用する。 - 特許庁

A reference voltage generating circuit 110 for supplying each driver IC 100 with a reference voltage VREF at LED head mounting is prepared previously in the TEG chip 310 formed on a wafer 300 together with a plurality of the driver ICs 100 for driving an LED array in addition to a circuit for testing each driver IC 100.例文帳に追加

ウェハ３００上に、ＬＥＤアレイを駆動するための複数のドライバＩＣ１００と共に形成したＴＥＧチップ３１０内に、各ドライバＩＣ１００を試験するための回路に加えて、ＬＥＤヘッド実装時に各ドライバＩＣ１００に基準電圧ＶＲＥＦを供給するための基準電圧発生回路１１０を作り込んでおく。 - 特許庁

A frequency multiplication circuit 17 counts, by a counter data latch circuit, time equivalent to the period of a reference clock signal PREF on the basis of an oscillation signal RCK outputted from a ring oscillator, generates multiplication clock signals POUT from the counting data and multiplication number setting data by using DCO and supplies them to CPU 12, a memory 13 and a gate array 14.例文帳に追加

周波数逓倍回路１７は、リングオシレータより出力される発振信号ＲＣＫに基づいて、基準クロック信号ＰREF の周期に相当する時間をカウンタ・データラッチ回路によりカウントし、そのカウントデータと逓倍数設定データから逓倍クロック信号ＰOUT をＤＣＯにより生成して、ＣＰＵ１２，メモリ１３及びゲートアレイ１４に供給する。 - 特許庁

Only one piece of shift register is arranged in a gate line drive circuit 33 and three kinds of control signals are generated for controlling the pixel circuits 5 by a shift pulse which is an output of the shift register, therefore, the constitution of the gate line drive circuit 33 is simplified, and the power consumption and the frame area of the array substrate are reduced.例文帳に追加

ゲート線駆動回路３３内に１個だけシフトレジスタを設け、このシフトレジスタの出力であるシフトパルスから画素回路５を制御するための３種類の制御信号を生成するようにしたため、ゲート線駆動回路３３の構成を簡略化でき、消費電力を低減できるとともに、アレイ基板の額縁面積を削減できる。 - 特許庁

In a test mode, a data transmission period can be set shorter than that at the time of normal data read-out operation and a test time of read-out data in a test mode can be shortened by controlling each of latch circuits of N pieces of an output circuit by a latency setting circuit to be operable, and outputting read-out data from a memory array.例文帳に追加

テストモードにおいて、出力回路のＮ個のラッチ回路の各々をレイテンシ設定回路で制御して動作状態とし、メモリアレイから読出データを出力することによりデータ伝達期間を通常のデータ読出動作時よりも短く設定することができ、テストモードにおける読出データのテスト時間を短縮することができる。 - 特許庁

Thereby, since the layout of an internal power source circuit in the interface circuit 1 can be designed by adjusting to half the power consumption of a chip, wiring width of a power source wiring can be reduced, and also chip size can be reduced by dispersing power consumption to independent internal power sources according to the division of the unit memory cell array.例文帳に追加

このようにすれば、チップの消費電力の１／２に合わせてインタフェース回路における内部電源回路のレイアウトを設計することができるので電源配線の配線幅を小さくすることができ、また上記単位メモリセルアレイの分割に応じて消費電力を独立の内部電源に分散することにより、チップサイズの縮小を図ることが可能になる。 - 特許庁

A CMOS array and a digital logic are produced in the same integrated circuit by using the same processing technology, and a relatively inexpensive high-speed circuit 34 is used to digitally filter a pixel data stream, and a pixel whose value is on the outside of a range prescribed by adjacent pixels and deviations from adjacent pixels are larger than a threshold (t) is discriminated.例文帳に追加

ＣＭＯＳアレーとディジタル論理とを同じ処理テクノロジを使用して同じ集積回路に製造し、比較的安価で高速の回路（３４）を用いて、画素データストリームをディジタル的にフィルタリングし、値が隣接する画素（５０，５４）によって規定される範囲外にあり、隣接する画素からのずれが閾値（ｔ）より大きい画素（５２）を識別する。 - 特許庁

Besides, this system has a distributor/synthesizer, an amplitude/phase variable antenna power feeding circuit having a plurality of amplitude varying circuits and phase varying circuits for feeding power to the antenna element of the array antenna while changing the amplitude and phase of power distributed by this distributor/synthesizer, and an amplitude/phase control circuit for controlling the amplitude varying circuits and the phase varying circuits.例文帳に追加

また、分配・合成器と、これによって分配される電力の振幅及び位相を変えてアレイアンテナのアンテナ素子へ給電する複数の振幅可変回路及び位相可変回路とを有してなる振幅・位相可変アンテナ給電回路と、振幅可変回路及び位相可変回路を制御する振幅・位相制御回路とを有する構成とする。 - 特許庁

The device includes: a memory cell array; the error detection and correction circuit performing error detection and correction of read data; and a buffer register that is provided for temporarily storing read data and data to be written and set, such that the number of data bits is a multiple of the number of data bits containing a check bit for processing error detection and correction by the error detection and correction circuit.例文帳に追加

メモリセルアレイと、読み出しデータのエラー検出と訂正を行なうエラー検出訂正回路と、読み出しデータ及び書き込みデータを一時格納するために設けられた、データビット数が前記エラー検出訂正回路によるエラー検出訂正処理の際のチェックビットを含めたデータビット数の整数倍に設定されたバッファレジスタとを備える。 - 特許庁

Each processing circuit which can be arbitrarily programmed by recombining the wiring of a gate array based on applied constitution information executes a series of operations for executing prescribed processing to picture data based on a set program by controlling the starting timing of the series of operations according to the operating state of the other image processing circuit.例文帳に追加

与えられた構成情報に基づきゲートアレイの配線を組み替えて任意にプログラム可能な各画像処理回路が、プログラム設定され且つそのプログラムに基づき画像データに対して所定の処理を施す一連の動作を実行するに際し、他方の画像処理回路における動作状態に応じて、上記一連の動作の開始タイミングを制御する。 - 特許庁

Dummy pixels are arranged in the last column of pixels arranged in a pixel array shape, and a subtracter subtracts the difference between the output of a sample and hold circuit that holds a signal corresponding to dummy pixels in the first row and the output of sample and hold circuit that holds a signal corresponding to dummy pixels in the second and succeeding rows to thereby calculate an output difference caused by wiring resistance.例文帳に追加

画素アレイ状に配置された画素の最終列にダミー画素を配置し、１行目のダミー画素に対応する信号を保持するサンプルホールド回路の出力と２行目以降のダミー画素に対応する信号を保持するサンプルホールド回路の出力差を減算器で減算することにより、配線抵抗による出力差を求めることができる。 - 特許庁

The display panel 17, mounted with peripheral drive circuits, such as scanning line driving circuits 13 and 14, a data line drive circuit 15, and a precharge circuit 16 together with a pixel array part 12, has pattern wirings 20A spirally formed by two or more turns at its outer peripheral part (peripheral edge part), and the pattern wirings 20A are used as a coil.例文帳に追加

画素アレイ部１２と共に、走査線駆動回路１３，１４、データ線駆動回路１５およびプリチャージ回路１６等の周辺駆動回路を搭載した表示パネル１７において、その外周部（周縁部）にパターン配線２０Ａを２周巻き以上の巻数で渦巻き状に形成し、当該パターン配線２０Ａをコイルとして用いるようにする。 - 特許庁

The liquid crystal display apparatus has a scan line driving circuit 11, a signal line driving circuit 12, and a DC-DC converter 310 structured in a peripheral region of an array substrate 10, wherein a plurality of coupling capacitors C1 to Cn in parallel are fabricated between the input terminal of the DC-DC converter and an external input terminal of a glass substrate.例文帳に追加

アレイ基板１０の周辺領域には、走査線駆動回路１１、信号線駆動回路１２、ＤＣ−ＤＣコンバータ３１０が構築される液晶表示装置において、前記ＤＣ−ＤＣコンバータの入力端、前記ガラス基板の外の入力端子との間には、並列に複数の結合コンデンサＣ１−Ｃｎを形成するものである。 - 特許庁

At the time of writing, a data size detection circuit 7 detects the size of compressed data inputted from the external based on compression information added to compressed data and indicating the size of compressed data, a data I/O circuit 6 and an instruction decoder 5 are driven only for a period necessary for writing operation to write the compressed data in a memory cell array 2.例文帳に追加

データサイズ検出回路７は書込み時に圧縮データに付加されかつ圧縮後のデータの大きさを示す圧縮情報を基に外部から入力される圧縮データの大きさを検出し、書込み動作に必要な期間だけデータ入出力回路６及び命令デコーダ５を動作させてメモリセルアレイ２に圧縮データを書込む。 - 特許庁

The line section signal detection circuit 15 detects a line selection signal S3 which shows that any line of a memory cell array 2 when data is written into a memory cell 1 corresponding to the writing request signal S1, and when the line selection signal detection circuit 15 detects the line selection signal S3, it outputs the response signal S4 corresponding to the writing request signal S1.例文帳に追加

行選択信号検出回路１５は、書き込む要求信号Ｓ１に応じてメモリセル１にデータを書き込む際に、メモリセルアレイ２の何れの行が選択されたことを示す行選択信号Ｓ３を検出し、これを検出したときに、書き込み要求信号Ｓ１に対応する応答信号Ｓ４を出力するように構成される。 - 特許庁

The arbitrary address of the image writing position is set for the circuit 502 from the system controller 302, and the circuit 502 controls the set address of the image writing position, so that the required image data can be output to an LED-array printer head (LPH) 503 from an arbitrary position in a main scanning direction.例文帳に追加

システム制御装置３０２から任意の画像書込位置アドレスをＬＥＤ書込制御回路５０２に対して設定し、ＬＥＤ書込制御回路５０２がその設定された画像書込位置アドレスを制御することにより、ＬＰＨ５０３に対して主走査方向の任意の位置から所要の画像データを出力することができる。 - 特許庁

This piezoelectric cantilever pressure sensor array 300 is equipped with a substrate 120, a read-out circuit 170, and a plurality of piezoelectric cantilever pressure sensors 100 electrically connected to the read-out circuit, each of which is equipped with a piezoelectric cantilever 150 mounted on one end of the substrate and elongated on a cavity 130.例文帳に追加

圧電カンチレバー圧力センサアレイ（３００）は、基板（１２０）と、読み出し回路（１７０）と、読み出し回路に電気接続された複数の圧電カンチレバー圧力センサ（１００）であって、各圧電カンチレバー圧力センサは、基板の一端に装着され、キャビティ（１３０）上に伸びる圧電カンチレバー（１５０）を具備する圧電カンチレバー圧力センサ（１００）とを備える。 - 特許庁

A vehicle body side hydraulic circuit A including a hydraulic fluid tank 20 and a hydraulic fluid pump 21 and a carriage side hydraulic circuit B including a lift cylinder 7, a tilt cylinder 8, and an electromagnetic proportional valve array 27 are mutually connected by one telescopic pipe 28 stretched between the vehicle body 1 and the carriage 4 and extending and contracting in accordance with advancing and backing operation of the carriage 4.例文帳に追加

作動油タンク２０及び作動油ポンプ２１を含む車体側油圧回路Ａと、リフトシリンダ７、ティルトシリンダ８、及び電磁比例弁アレイ２７を含むキャリッジ側油圧回路Ｂとを、車体１とキャリッジ４とにわたって架着され、キャリッジ４の前後進退動作に伴なって伸縮する１本のテレスコピック管２８で接続する。 - 特許庁

A self-test circuit built-in semiconductor memory 20 comprises a semiconductor substrate, a memory cell array 30 formed on the semiconductor substrate, testing circuits 50, 54 provided on the semiconductor substrate, storing a program, testing a memory cell array conforming to the stored program, and outputting a test result, and a controller 52 provided on the semiconductor substrate and rewriting the contents of programs stored in the test circuits 50, 54.例文帳に追加

自己テスト回路内蔵半導体記憶装置２０は、半導体基板と、半導体基板上に形成されたメモリセルアレイ３０と、半導体基板上に設けられ、プログラムを記憶して記憶されたプログラムにしたがってメモリセルアレイのテストを行ない、テスト結果を出力するためのテスト回路５０，５４と、半導体基板上に設けられ、テスト回路５０，５４に記憶されるプログラムの内容を書き換えるためのコントローラ５２とを含む。 - 特許庁

Since an array type photosensitive component wherein the metal can type PD 32 is arranged at once by the holding member 31 is thereby realized, positioning fixing without angle shift is possible and it can be connected to an optical circuit without large dispersion in light receiving efficiency.例文帳に追加

これにより、メタルキャン型ＰＤ３２を保持部材３１により一括して配列したアレイ型受光部品を実現したので、角度ずれのない位置決め固定することが可能になり、大きな受光効率のバラツキなく、光回路と接続することができる。 - 特許庁

To provide a sampling frequency conversion circuit without using an FPGA(field programmable gate array) though the FPGA of a high integrated degree for facilitating logic change is conventionally required for each system since the conversion ratio is different by an applied system.例文帳に追加

標本化周波数変換回路では、その変換比率が適用システムにより異なるため、システム毎に高集積度で論理変更が容易なＦＰＧＡが必要とされていたが、ＦＰＧＡを用いることなく標本化周波数変換回路を実現する事を目的する。 - 特許庁

The circuit blocks CB1 to CBN include at least one memory block MB which stores image data, and at least one data driver block DB for driving data lines; and the memory block MB includes a memory cell array, a row address decoder RD, and a sense amplifier block SAB.例文帳に追加

回路ブロックＣＢ１〜ＣＢＮは、画像データを記憶する少なくとも１つのメモリブロックＭＢと、データ線を駆動するための少なくとも１つのデータドライバブロックＤＢを含み、メモリブロックＭＢは、メモリセルアレイとローアドレスデコーダＲＤとセンスアンプブロックＳＢを含む。 - 特許庁

The selection circuit 5 is provided with a first switch for switching between connection and nonconnection of a first bit line pair connected to a memory cell column belonging to the block 7a of the array part 7 to a second bit line pair connected to a memory cell column belonging to a block 7b.例文帳に追加

そして、選択回路５において、アレイ部７のブロック７ａに属するメモリセル列に接続された第１のビット線対を、ブロック７ｂに属するメモリセル列に接続された第２のビット線対に接続するか否かを切り換える第１のスイッチを設ける。 - 特許庁

To provide a metal-base BGA(ball grid array) package, which has a circuit formed on a copper foil layer on an insulating layer with heat-resistant thermoplastic resin as essential component, by connecting via-hole upper and lower wires and forming a solder ball in the same process.例文帳に追加

耐熱性熱可塑性樹脂を必須成分とする絶縁層上の銅箔層に回路が形成されている半導体用メタルパッケージにおいて、ビアホール上下配線の接続と半田ボール形成を同一工程で行い、メタルベースＢＧＡパッケージを提供する。 - 特許庁

The current control mechanism is characterized in that it comprises metallic plates placed to upper and lower parts of a printed circuit board enclosing a current of a control object and an end edge of which acts like a short-circuiting plate and one equivalent metallic square prism tube or two comprising a narrow pitch via-hole array.例文帳に追加

電流制御機構部は、制御の対象となる電流を包み込むと同時に終端が短絡板となるようプリント基板の上下に配される金属面及び狭ピッチビアホール列による１つまたは２つの等価的な金属角筒管で構成される。 - 特許庁

The sensing speed is increased via a gate voltage control circuit of the shared MOS transistor connecting a sense amplifier and a memory cell array by considering the noise at sensing, lowering the shared MOS transistor gate voltage (SHR) in two steps and reducing the amplified bit line capacity.例文帳に追加

センスアンプとメモリセルアレイを接続するシェアードＭＯＳトランジスタ・ゲート電圧制御回路により、センス時にノイズを考慮した上で、シェアードＭＯＳトランジスタ・ゲート電圧（ＳＨＲ）を２段階で下げ、増幅するビット線容量を低減することで、センス速度を高速化する。 - 特許庁