「array circuit」に関連した英語例文の一覧と使い方(42ページ目) - Weblio英語例文検索

In this liquid crystal panel 300 of the present invention, an array substrate 100 formed with the gate line driving circuit 160 is bonded with a color filter substrate 200 to be opposed each other via a seal 350, and contact holes 217a, 217b of the gate line driving circuit are coated with an oriented film 270 extended from a display area DA.例文帳に追加

本発明に係る液晶表示パネル（３００）は、ゲート線駆動回路（１６０）が形成されたアレイ基板（１００）と、このアレイ基板とカラーフィルタ基板（２００）とが対向するようにシール（３５０）を介して貼り合せられており、前記ゲート線駆動回路のコンタクトホール（２１７ａ、２１７ｂ）は表示領域（ＤＡ）から延在された配向膜（２７０）で覆われていることを特徴とする。 - 特許庁

Weighting values W for respective unit antennas are obtained by injecting a reference signal in a receiving system circuit of the antenna, detecting the reference signal as a receiving signal of a receiver 26 and monitor receiving signals U' of monitor receiving parts 46 provided for respective unit antennas 12, comparing the difference between both by a calibration circuit 48 and supplying the difference to an adaptive array control part 38 as a calibration value.例文帳に追加

アンテナの受信系回路に参照信号を注入し、この参照信号を受信器２６の受信信号および各単位アンテナ１２毎に設けられたモニタ受信部４６のモニタ受信信号Ｕ’として検出し、両者の差を校正回路４８で比較し、これを校正値としてアダプティブアレイ制御部３８に供給し、各単位アンテナ毎の重み付け値Ｗを得る。 - 特許庁

This memory is provided with a memory cell array 11 having a ferroelectric storage element C and a transistor T for switch, and a low voltage write-in circuit 12 in which polarization quantity of a ferroelectric film of each memory cell is set to a lower value than a value at normal write-in and acceleration of imprint is reduced.例文帳に追加

強誘電体記憶素子Ｃとスイッチ用トランジスタＴとを有するメモリセルのアレイ11と、各メモリセルの強誘電体膜の分極量を通常書込み時より低く設定し、インプリントの加速を低減する低電圧書込み回路12を具備することを特徴とする。 - 特許庁

The semiconductor memory device is provided with a memory cell array MA in which memory cells MC in which diodes Di and variable resistance elements VR are connected in series respectively are arranged at cross parts of a plurality of bit lines BL and a plurality of word lines, and a control circuit for driving selectively the bit line Bl and the word line WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとが直列接続されたメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線の交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。 - 特許庁

The controlling circuit selects a second memory cell in which a reading current flowing after the selection transistor is turned on becomes a maximum value as a second reference cell from a second cell array under a state that the same first logic causing the resistance value to increase is stored in all of a plurality of second memory cells.例文帳に追加

制御回路は、複数の第２のメモリセルの全てに抵抗値が大きくなる同じ第１の論理を記憶させた状態で、選択トランジスタをオンして流れる読み出し電流が一番大きくなる第２のメモリセルを第２の参照セルとして第２のセルアレイから選定する。 - 特許庁

A metal silicide film is formed only on the surface of the gate electrode out of the source, drain diffusion layer, and gate electrode of the first transistor of a memory cell array, and a metal silicide film is formed on the surfaces of the source, drain diffusion layer, and gate electrode of the second transistor of a logic circuit.例文帳に追加

また、メモリセルアレイ部の第１のトランジスタは、ソース、ドレイン拡散層及びゲート電極のうちゲート電極の表面のみに金属シリサイド膜が形成され、ロジック回路部の第２のトランジスタは、ソース、ドレイン拡散層及びゲート電極の表面に金属シリサイド膜が形成される。 - 特許庁

To provide an optical wavelength multiplexer/demultiplexer circuit composed of an array waveguide diffraction grating which has a broad and flat passband characteristic and a low wavelength dispersion characteristic, necessary for a high speed and high quality transmission, and also has an improved manufacturing stability and a low loss characteristic, as compared with a conventional type.例文帳に追加

高速で高品質な伝送に必要な、広く平坦な通過帯域特性および低波長分散特性を有し、かつ製造安定性および損失特性が従来よりも向上した、アレイ導波路回折格子で構成された光波長合分波回路を提供すること。 - 特許庁

A light-emitting element array 11, where a light-emitting element 6 is inserted in a light-emitting element through hole provided on a silicon substrate, a semiconductor calculation circuit chip 17, and a glass substrate 16 comprising a diffraction-type optical element, are provided.例文帳に追加

光情報処理装置を、シリコン基板に設けた発光素子用貫通穴に発光素子６を挿入して形成した発光素子アレイ１１と、半導体演算回路チップ１７と、回折型光学素子を備えた回折型光学素子付ガラス基板１６とからなる構成とする。 - 特許庁

To provide an infrared solid state imaging device with high in temperature detection sensitivity and small in temperature detection sensitivity fluctuation, in the infrared solid state imaging device which includes a grounded source amplifier circuit containing a field effect transistor, with arranging the field effect transistors which are a heat sensitive body in an array configuration.例文帳に追加

感熱体である電界効果トランジスタをアレイ状に配置し、電界効果トランジスタを含むソース接地増幅回路を備えた赤外線固体撮像装置において、温度検出感度が高く、かつ温度検出感度のばらつきを小さくした赤外線固体撮像装置を提供する。 - 特許庁

In the circuit 5, the pixel data A of the solid-state image pickup element 7 are divided in an effective pixel data region except a black reference data region in response to the array of the photoelectric conversion cells on the basis of the shading correction pixel data, and a predetermined offset is inputted to perform shading correction.例文帳に追加

データ処理回路５において、シェーディング補正用画素データＢを基に固体撮像素子７の画素データＡから、光電変換セルの配列に対応して黒基準データ領域を除く有効画素データ領域にて除算し、一定のオフセットを入力してシェーディング補正を行う。 - 特許庁

A semiconductor memory device comprises: a memory cell array in which a plurality of memory cells are arranged in a matrix shape; a decoder selecting a memory cell to perform operation from among the plurality of memory cells depending on a control signal; and a control circuit selecting whether to output the control signal to the decoder.例文帳に追加

半導体記憶装置に、複数のメモリセルがマトリクス状に配設されたメモリセルアレイと、制御信号に応じて、複数のメモリセルの中から動作を行うメモリセルを選択するデコーダと、デコーダに対して制御信号を出力するか否かを選択する制御回路と、を設ける。 - 特許庁

The flash memory device has an interface circuit which sequentially receives an instruction and an address in synchronization with an external system clock after predetermined, first latency from a point when a chip enable signal is activated, in reading operation, programmed operation and erasing operation of a flash memory cell array.例文帳に追加

フラッシュメモリセルアレイ、読み取り動作、プログラム動作及び消去動作時に、チップイネーブル信号が活性化される時点から所定の第１レイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信するインターフェース回路を備えることを特徴とするフラッシュメモリ装置。 - 特許庁

To realize low consumption power and high speed operation by suitably controlling operation mode of a basic logic cell circuit of a field programmable gate array in accordance with operating condition of each of the basic logic cell circuits at the time of constituting a logic device.例文帳に追加

フィールド・プログラマブル・ゲート・アレイの基本論理セル回路の動作モードを、論理装置を構成した場合のそれぞれの基本論理セル回路の動作状態に対応して適切に制御し、低消費電力化と動作の高速化を行うことが可能な高速低消費電力論理装置を提供する。 - 特許庁

Thereby, a required time can be secured in a discharge cycle even if write is interrupted by a detecting signal of the power source voltage detecting circuit in an EEPROM, electric charges charged up in column lines or bit lines provided in a nonvolatile memory array can be discharged surely.例文帳に追加

これにより、ＥＥＰＲＯＭにおいて電源電圧検出回路の検出信号により書き込みが中断されてもディスチャージサイクルは必要な時間を確保することができ、不揮発性メモリアレイに設けたカラム線又はビット線にチャージアップした電荷を確実にディスチャージできる。 - 特許庁

The reference voltage REF is applied to gates of NMOS 42 of each detecting circuit, a cell current INS flowing in a NMOS 43 from a memory cell array 10 is compared with the reference current INR, and a detected signal Si being a compared result is outputted to an output node N4i.例文帳に追加

基準電圧ＲＥＦは各検出回路４０ＡのＮＭＯＳ４２のゲートに印加され、メモリセルアレイ１０からＮＭＯＳ４３に流れ込むセル電流ＩＮＳと基準電流ＩＮＲとが比較されて、出力ノードＮ４_ｉに比較結果の検出信号Ｓｉが出力される。 - 特許庁

A control circuit 6 controls the read operations so that one of data and threshold information having been completely read is output from the data latch DLX, and the other one being read is read from the memory cell array and stored into the data latches DL0-DL2.例文帳に追加

制御回路６は、データとしきい値電圧情報とのうち先に読み出し動作が終了した一方をデータラッチＤＬＸから出力するとともに、読み出し動作が終了していない他方をメモリセルアレイから読み出してデータラッチＤＬ０〜ＤＬ２に保持するよう読み出し動作を制御する。 - 特許庁

A control circuit 391 controls peripheral circuits such as a column decoder 290 so that input/output of data for testing specific operation of a plurality of memory cells included in a memory cell array 320 is performed when receiving a L level test mode signal TM and a H level test mode signal TM.例文帳に追加

制御回路３９１は、Ｌレベルのテストモード信号ＴＭおよびＨレベルのテストモード信号ＴＭを受けると、メモリセルアレイ３２０に含まれる複数のメモリセルに特殊動作をテストするためのデータの入出力を行なうようにコラムデコーダ２９０等の周辺回路を制御する。 - 特許庁

An illumination optical system 20A of this pattern inspection device guides incoherent light emitted from an emission face F of an optical fiber array 21 toward a long and narrow illumination region R formed on the surface of a printed circuit board 7 by using nonaxisymmetric image formation elements such as a cylindrical lens 22 or the like.例文帳に追加

パターン検査装置の照明光学系２０Ａは、オプティカルファイバーアレイ２１の出射面Ｆから出射されるインコヒーレント光を、シリンドリカルレンズ２２などの非軸対象結像要素を用いて、プリント基板７の表面に形成される細長形状の照明領域Ｒに対して導く。 - 特許庁

To provide an optical composite film having a two- or three- dimensionally controlled refractive index and useful for an optical element such as a diffraction grating, a light guide, a microlens array, a three- dimensional optical integrated circuit, a three-dimensional high-capacity optical memory or a three-dimensional photonic crystal light modulation device and to provide a method for producing the composite film.例文帳に追加

回折格子、光導波路、マイクロレンズアレイ、３次元光集積回路、３次元大容量光メモリー、３次元フォトニッククリスタル光変調素子等の光学素子として有用な、２次元または３次元的に屈折率が制御された複合体膜と、その製造方法を提供する。 - 特許庁

To provide an element with high manufacturing yield, wherein an N side electrode is electrically isolated, a current can be independently injected in each active region in an optical semiconductor array element, and electric coupling as well as optical coupling are easily enabled in the case of mounting on a plane type optical circuit.例文帳に追加

光半導体アレイ素子において、ｎ側電極が電気的に分離されており活性領域にそれぞれ独立に電流を注入でき、平面型光回路へ実装する際に光学的結合だけでなく電気的結合も容易にできる素子を製造上の歩留まりを高く提供する。 - 特許庁

The integrated circuit device consisting of function blocks 11-14 and a glue logic operating the function blocks 11-14 in parallel coordination, is provided with a field programmable gate array FPGA 15 that interconnects the function blocks 11-14 and part or all of the glue logic.例文帳に追加

複数の機能ブロック１１〜１４と、機能ブロック１１〜１４を並列に協調して動作させるグルー・ロジック（ＧＬＵＥ ＬＯＧＩＣ）とからなる集積回路装置において、機能ブロック１１〜１４間およびグルー・ロジックの一部または全部を相互接続するＦＰＧＡ１５を備える。 - 特許庁

A sample hold signal conversion circuit group 4 is equipped with a plurality of data transfer circuits which transfer n bits every n columns (n≥2) of a pixel array in the digital data of a predetermined number of bits which is converted by each of a plurality of analog-to-digital converters according to the column selection signals by using one data line.例文帳に追加

サンプルホールド信号変換回路群４は列選択信号に従って、複数のアナログデジタル変換器のそれぞれが変換した所定ビット数のデジタルデータのうち画素アレイのｎ列（ｎ≧２）毎のｎビットを１本のデータ線を用いて転送する複数のデータ転送回路を備える。 - 特許庁

A cache memory includes a selector circuit for invalidating (fixed to 0 or 1) the MSB in the Index bit of an address for cache access, invalidates the MSB in the Index bit for entering highly reliable mode, and uses only the fist half line of a Tag array to be referred to by the index bit.例文帳に追加

キャッシュアクセスのためのアドレスのＩｎｄｅｘビットのＭＳＢを無効（０固定もしくは１固定）にするためのセレクタ回路を備え、高信頼性モードへの切替のため、ＩｎｄｅｘビットのＭＳＢを無効にし、Ｉｎｄｅｘビットが参照するＴａｇアレイの前半ラインのみ使用する。 - 特許庁

In the image sensor having a pixel array where pixels having photoelectric conversion elements are arranged in a matrix, while charge storage time is controlled to a first frame period, a vertical scan circuit sequentially selects and scans a plurality of row select lines within a first vertical scan period.例文帳に追加

光電変換素子を有する画素を行列配置した画素アレイを有するイメージセンサにおいて、電荷蓄積時間を第１のフレーム期間に制御されているとき、垂直走査回路は、第１の垂直走査期間内で前記複数の行選択線を順次選択して走査する。 - 特許庁

This microchemical analyzing system, constituted by forming a flow type microchip 14 having a fine flow channel 18 on a substrate, is equipped with a common platform 13 composed of a transducer layer 12 having the array type ultrasonic transducer 16 and a signal control circuit layer 11.例文帳に追加

基板上に微細な流路１８を有して成るフロー型マイクロチップ１４が構成されているマイクロ化学分析システムに於いて、アレイ状の超音波トランスデューサ１６を有するトランスデューサ層１２と、信号制御回路層１１と、から成る共通プラットフォーム１３を具備している。 - 特許庁

The sense amplifier circuit 30 senses the data DS stored in the memory cell array 10 by using reference levels REF1 and REF2, and outputs the read data DR1, DR2 corresponding to the reference levels REF1 and REF2 for the stored data DS.例文帳に追加

センスアンプ回路３０は、メモリセルアレイ１０に格納されている格納データＤＳを複数のリファレンスレベルＲＥＦ１，ＲＥＦ２を用いてセンスし、その格納データＤＳに関して複数のリファレンスレベルＲＥＦ１，ＲＥＦ２のそれぞれに対応する複数のリードデータＤＲ１，ＤＲ２を出力する。 - 特許庁

To reduce cost by increasing the number of modules which can be manufactured from a raw material film A, when many modules for IC cards having integrated circuit chips mounted on film pieces are manufactured in a longitudinal and lateral array state, at the same time as from the raw material film A.例文帳に追加

フィルム片１１に集積回路チップ１２を搭載して成るＩＣカード用モジュール１０の多数個を、素材フィルムＡから縦及び横方向に並べた状態で同時に製造する場合に、一枚の素材フィルムＡから製造できるモジュールの個数を増大して、コストの低減を図る。 - 特許庁

In a planar waveguide type optical circuit 1, a reflective filter 4 is installed inside an inclined groove 3 formed so as to cross an optical waveguide 2_n, an optical detector 61_n of an optical detector array 6 detects reflected light from the reflective filter 4, and the light intensity of the signal light is monitored.例文帳に追加

平面導波路型光回路１において、光導波路２_nを横切るように形成された斜めの溝３の内側に反射フィルタ４を設置し、反射フィルタ４からの反射光を光検出器アレイ６の光検出器６１_nで検出して、信号光の光強度をモニタする。 - 特許庁

To solve such a problem that read and write cycles of a memory cell takes double time when a memory cell in which two bits/cell is stored is used and to provide a peripheral control circuit having memory array constitution in which area can be reduced.例文帳に追加

１メモリセルに２ビットを蓄積するメモリアレイ構成においても、１回のアクセスで複数バイトを読出し又は書込みすることができ、また、さらなる高速読出し方式であるプリチャージしないセンスアンプを使用することで、読出しの高速化とともに、あらゆるシステム用途にこのメモリアレイを使用可能とする。 - 特許庁

A scanning line driving circuit 13 successively outputs a driving pulse DS to respective scanning lines DSL to select the pixels 11 in line sequence, whereby the pixels 11 are driven only for the time width of the driving pulse DS on the basis of the distributed data signal to display an image on the pixel array part 12.例文帳に追加

走査線駆動回路１３は、各走査線ＤＳＬに順次駆動パルスＤＳを出力して画素１１を線順次で選択し、以って該分配されたデータ信号に基き駆動パルスＤＳの時間幅だけ画素１１を駆動して画素アレイ部１２に画像を表示する。 - 特許庁

In this optical module, since resistance heaters 3a and 3b and temp. sensors 4a and 4b are formed on the same surface of the clad surface of a waveguide element 1, the temp. difference of the resistance heaters 3a and 3b, the temp. sensors 4a and 4b and an array waveguide type grating optical circuit 9, etc., is reduced.例文帳に追加

導波路素子１のクラッド表面の同一面内に、抵抗体ヒータ３ａ、３ｂと温度センサ４ａ、４ｂとが形成されているので、抵抗体ヒータ３ａ、３ｂ、温度センサ４ａ、４ｂ及びアレー導波路型グレーティング光回路９等の温度差が低減される。 - 特許庁

A signal from an image pickup means 1 provided with a solid state image pickup device and a color difference sequential type color filter array is supplied to a camera signal processing IC 100 through a front end circuit 2 and then supplied to a camera signal processing block 4 through the high speed continuous photographing contact (a) of a change-over switch 3.例文帳に追加

固体撮像素子と色差順次方式の色フィルタアレイとが設けられた撮像手段１からの信号がフロントエンド回路２を通じてカメラ信号処理ＩＣ１００に供給され、切り換えスイッチ３の高速連写側接点ａを通じてカメラ信号処理ブロック４に供給される。 - 特許庁

Since the positional information of packaging points is considered when finding the array of the component supplies, the number of useless packaging routes is reduced and packaging time can be shortened as compared with a conventional case for optimizing packaging routes only on the circuit board.例文帳に追加

したがって、部品供給部の配列を求めるに際し実装点の位置情報が考慮されていることから、従来のように回路基板上のみの実装経路を最適化する場合に比べると、無駄な実装経路が減少し、実装時間の短縮化を図ることができる。 - 特許庁

To provide a method of manufacturing an array substrate in which a protecting circuit is formed in a small number of photolithography stages simultaneously with the switching element, to connect scanning wirings and/or signal wirings to each other so as to prevent a switching element etc., from breaking electrostatically.例文帳に追加

静電気からスイッチング素子などの破壊を防止するために走査配線同士及び／又は信号配線同士を接続する保護回路を、少ないフォトリソグラフィ工程でスイッチング素子と同時に形成することができるアレイ基板の製造方法を提供することである。 - 特許庁

Pin assignment information of an FPGA(field programmable gate array)/PLD(programmable logic device) component and a substrate is extracted from data of a logic circuit diagram of the substrate with the FPGA/PLD component mounted, and the pin assignment information is used to prepare a pin correspondence table for regulating the pin assignment of the FPGA/PLD component on the substrate.例文帳に追加

ＦＰＧＡ／ＰＬＤ部品を搭載した基板の論理回路図のデータからＦＰＧＡ／ＰＬＤ部品及び基板のピンアサイン情報を抽出し、このピンアサイン情報を用いて基板上におけるＦＰＧＡ／ＰＬＤ部品のピンアサインを規定するピン対応表を作成する。 - 特許庁

The optical waveguide module is provided with an optical waveguide chip 9 which has an optical waveguide circuit having the light transmission characteristic changed by at least the temperature, like an array waveguide type diffraction grating and a temperature control module 8 which has a heating function to control the temperature of the optical waveguide chip 9.例文帳に追加

例えばアレイ導波路型回折格子等の、少なくとも温度によって光透過特性が変化する光導波路回路を有する光導波路チップ９と、発熱機能を有して光導波路チップ９の温度を調節する温度調節モジュール８とを設ける。 - 特許庁

Each memory cell array 11a has 256 word lines, and the select circuit 15 receives a 10-bit internal address signal and an external address signal and selects and outputs either of the internal and external address signals according to a 1st refresh control signal REF1.例文帳に追加

各メモリセルアレイ１１ａは２５６本のワード線を有し、セレクト回路１５は、それぞれ１０ビットの内部アドレス信号及び外部アドレス信号を受け、第１のリフレッシュ制御信号ＲＥＦ１に基づいて内部アドレス信号又は外部アドレス信号のいずれかを選択して出力する。 - 特許庁

The nonvolatile storage device includes a memory cell array including a plurality of electrically rewritable and erasable nonvolatile memory cells M11 to M44, and an erase control circuit ERCN controlling an erase operation for the memory cells to be erased from among the plurality of nonvolatile memory cells.例文帳に追加

不揮発性記憶装置は、電気的に書き換え及び消去可能な複数の不揮発性メモリーセルＭ１１〜Ｍ４４を有するメモリーセルアレイと、複数の不揮発性メモリーセルのうちの消去対象メモリーセルに対する消去動作の制御を行う消去制御回路ＥＲＣＮとを含む。 - 特許庁

The refresh control circuit 12 generates a refresh address 34 for executing refresh of the memory cell array 13 until the refresh address 34 coincides with the most significant row address 44 every timing for supplying the refresh request signal 33 generated by the memory controller 11.例文帳に追加

リフレッシュ制御回路１２は、メモリコントローラ１１で生成されたリフレッシュ要求信号３３が供給されるタイミング毎に、メモリセルアレイ１３のリフレッシュを実施するためのリフレッシュアドレス３４が最上位ロウアドレス４４と一致するまで当該リフレッシュアドレス３４を生成する。 - 特許庁

A nonvolatile semiconductor memory device is provided with a memory cell array including memory cells in which information is programmed by destroying an insulating film by electric stress and a power supply circuit supplying program voltage having a negative temperature coefficient becoming electric stress to the memory cells.例文帳に追加

不揮発性半導体記憶装置は、電気的ストレスによって絶縁膜を破壊することで情報がプログラムされるメモリセルからなるメモリセルアレイと、電気的ストレスとなる負の温度係数を持つプログラム電圧を前記メモリセルに供給する電源回路とを備えることを特徴とする。 - 特許庁

In addition, the device includes a generation source 1202 and a lens for generating incident beam focused on a plurality of arrays, as well as a circuit for controlling the pixels in each array so that a pixel portion selectively reflects the incident beam, to form a patterned beam.例文帳に追加

加えて、この装置は、複数の配列上に合焦させる入射ビームを生成するための発生源１２０２およびレンズと、パターン化ビームを形成するために、画素部分が入射ビームを選択的に反射するように各配列の画素素子を制御するための回路と、を含む。 - 特許庁

This assembling apparatus for assembling a circuit board 110 comprises an upper surface which receives a compressive force; and a lower surface which compresses a plurality of compressors 140 in a Land Grid Array assembly and allows a simultaneous approach to a plurality of fasteners 135 in connection with the compressors.例文帳に追加

回路基板１１０を組み立てるための組立装置は、圧縮力を受ける上面と、ランド・グリッド・アレイ組立体における複数の圧縮装置１４０を圧縮し、同時に、前記圧縮装置に関連した複数の締結具１３５への接近を可能にする下面が含まれている。 - 特許庁

This antenna device is provided with plural element antennas arrayed in planar fashion, plural receivers, a beam former having plural A/D- conversion circuits, plural weight arithmetic circuits, plural weight multiplying circuits and one adder circuit, and a memory device for holding calibration data and an array-oriented directivity weight.例文帳に追加

平面状に配列された複数の素子アンテナと、複数の受信機と、複数のＡ／Ｄ変換回路と、複数のウェイト演算回路、複数のウェイト乗算回路、及び1つの加算回路を有するビーム形成器と、キャリブレーションデータとアレー指向性ウェイトを保持するメモリ装置を備えるアンテナ装置とする。 - 特許庁

Common electrodes 17 are respectively fitted to the rear surfaces of LED array chips 3 each of which is provided with a plurality of light emitting elements, and the chips 3 are conductively bonded to a circuit board 1 with a conductive adhesive 19 applied to the central parts of the electrodes 17.例文帳に追加

複数の発光素子を備えたＬＥＤアレイチップ３の裏面には共通電極１７が設けられており、共通電極１７の中央部に導電性接着剤１９を施し、この導電性接着剤１９によりＬＥＤアレイチップ３を回路基板１に導通可能に接着する。 - 特許庁

In another method, bit line capacity is made approximately twice as much as capacity at the time of normal use and minute potential difference between a pair of bit lines is made approximately the same as that of a normal DRAM circuit having a single array by turning on all four bit line separating switches 23-26 and performing read-out operation.例文帳に追加

他の方法では、４つのビット線分離スイッチ２３〜２６を全てオンにして読み出し動作を行うことにより、ビット線容量を通常使用時の約２倍にしてビット線対間微小電位差を、シングルセルアレイを有する通常のＤＲＡＭ回路の場合と同程度にする。 - 特許庁