「array circuit」に関連した英語例文の一覧と使い方(39ページ目) - Weblio英語例文検索

A nonvolatile semiconductor memory device of one embodiment comprises: a memory cell array having a NAND cell unit, to which a plurality of memory cells are connected in series, and having the control gates of the plurality of memory cells connected to respective word lines; and a control circuit.例文帳に追加

一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列接続されたＮＡＮＤセルユニットを有し、複数のメモリセルの制御ゲートがそれぞれワード線に接続されたメモリセルアレイと、制御回路とを備える。 - 特許庁

Crystals contained in the barrier metal film 26 are grown large in grain diameter to prevent the barrier metal film 26 from being formed at the constricted part of the first interlayer insulating film 17, the residues are prevented from occurring after dry etching, and the array substrate can be prevented from the reduction in yield due to a short circuit caused by the residues.例文帳に追加

バリアメタル膜26の結晶粒径を大きくして第１層間絶縁膜17の括れ部分にバリアメタル膜26を形成することを防止し、ドライエッチング後の残渣の発生を防止して、残渣によるショートなどでの歩留まりの低下を防止できる。 - 特許庁

A search line driver DR transfers search data SD, SD_N to respective CAM cells of a CAM memory array 10 via a search line pair SL, SL_N when a search line enable signal SLE supplied from a search control circuit 40 is activated.例文帳に追加

サーチ線ドライバＤＲは、サーチ制御回路４０から供給されたサーチ線イネーブル信号ＳＬＥが活性化したとき、ＣＡＭメモリアレイ１０の各ＣＡＭセルにサーチ線対ＳＬ，ＳＬ＿Ｎを介して検索データＳＤ，ＳＤ＿Ｎを転送する。 - 特許庁

To provide a feeder circuit for properly maintaining the characteristics of a feeder path of each element in a wireless station provided with an array antenna that attains desired directivity at a high speed with high accuracy and maintains high transmission quality.例文帳に追加

本発明は、アレーアンテナが備えられた無線局において、個々の素子の給電路の特性を適正に維持する給電回路に関し、高速に精度よく所望の指向性が達成され、かつ伝送品質が高く維持されることを目的とする。 - 特許庁

A liquid crystal display device 100 includes an OCB mode liquid crystal display panel DP having a liquid crystal layer LQ interposed between a pair of an array substrate AR and an opposite substrate CT and a driving circuit DR for driving the liquid crystal display panel DP.例文帳に追加

液晶表示装置１００は一対のアレイ基板ＡＲおよび対向基板ＣＴ間に液晶層ＬＱを挟持したＯＣＢモードの液晶表示パネルＤＰと、液晶表示パネルＤＰを駆動する駆動回路ＤＲとを備える。 - 特許庁

The scanning circuit 130 successively outputs pulses synchronizing with the clock signals ϕ1 and ϕ2 whose waveforms are shaped to output terminals O1 and O2-On, and impresses the pulses through a buffer array 120 to the gate of each pixel switch TFT112 as sampling pulses S1-Sn.例文帳に追加

走査回路１３０は、出力端子Ｏ１，Ｏ２〜Ｏｎに、波形整形されたクロック信号φ１，φ２に同期したパルスを順次出力し、バッファアレイ１２０を介して各画素スイッチＴＦＴ１１２のゲートにサンプリングパルスＳ１〜Ｓｎとして印加する。 - 特許庁

A plurality of first test terminals to which first test signals required in addition to testing image signals for display tests are supplied, are arranged on the end of the array of the plurality of external circuit connection terminals in the projected area.例文帳に追加

更に、張出領域において複数の外部回路接続端子の配列の端に配置されており、表示検査のために検査用画像信号以外に必要となる第１検査信号が供給される複数の第１検査端子を備える。 - 特許庁

The position of the Vpp mains observed by the Vpp level detection circuit 32 is essentially set to the same position from each memory block, thus reducing influence by the activation state of the memory array banks when controlling the potential of the Vpp mains.例文帳に追加

Ｖｐｐレベル検知回路３２が観測するＶｐｐ幹線の位置は、各メモリブロックから実質的に等しい位置にされるので、Ｖｐｐ幹線の電位を制御する際にメモリアレイバンクの活性化状態によって受ける影響を少なくすることができる。 - 特許庁

Column redundant information storage circuit blocks 1W0-1W7 and 1E0-1E7 for failure column rescue are arranged in correspondence to each of memory cell array blocks MBW0-MBW7 and MBE0-MBE7.例文帳に追加

メモリセルアレイブロック（ＭＢＷ０−ＭＢＷ７，ＭＢＥ０−ＭＢＥ７）それぞれに対応して、不良列救済のためのコラム冗長情報を格納するコラム冗長情報格納回路ブロック（１Ｗ０−１Ｗ７，１Ｅ０−１Ｅ７）を配置する。 - 特許庁

A driver column 14 selects the same dummy pixel of a dummy pixel portion 11a every time selecting a read row of an effective pixel array 11, and a pixel read circuit column 15 reads out values of effective pixels on the selected read row and the dummy pixel.例文帳に追加

ドライバ列１４は、有効ピクセルアレイ１１の読み出し行を選択するたびに、ダミーピクセル部１１ａの同一のダミーピクセルを選択し、ピクセル読み出し回路列１５は選択された読み出し行の有効ピクセルとダミーピクセルの値を読み出す。 - 特許庁

The solid-state imaging apparatus includes three comparison parts 4, a ramp waveform generation circuit 5, three latch circuits 6 and a counter 7, etc., in order to A/D convert output signals from the pixel 1 of a pixel array 2 to digital signals using ramp waves and output them.例文帳に追加

この発明は、画素アレイ２の画素１からの出力信号をランプ波を用いてデジタル信号にＡ／Ｄ変換して出力するために、３つの比較部４と、ランプ波形発生回路５と、３つのラッチ回路６と、カウンタ７などを備える。 - 特許庁

Then, on the basis of the information, an image, in which a horizontal axis is turned to a time base for instance, the array of the programs is indicated along the time base and a color or the like to be distinguished from the others is added to a reservation time zone, is generated and supplied to an OSD circuit.例文帳に追加

そして、前記情報に基づいて例えば横軸を時間軸とし、この時間軸に沿って番組の配列を示すとともに、予約時間帯については他とは区別される色等を付加した画像を生成し、ＯＳＤ回路に与える。 - 特許庁

To provide a driving circuit capable of making it efficient to layout nonvolatile ferro-electric memory elements wherein a cell array part is divided into two and any cell is made selectable, minimizing the chip in size, and maximizing the elements in the driving performance.例文帳に追加

セルアレイ部を二つに分割してその中から任意のセルを選択できるようにした不揮発性強誘電体メモリ素子のレイアウトを効率的にし、かつチップのサイズを最小化し、素子の駆動能力を極大化できる駆動回路を提供する。 - 特許庁

The conductor for shorting includes, as one body, a plurality of terminals made of plastically bendable metal plate and divided into as many groups as the number of connector housings 40A and 40B, and a short-circuit part 34 extended in the array direction to be connected to respective terminals.例文帳に追加

短絡用導体は、塑性曲げ変形可能な金属板からなり、コネクタハウジング４０Ａ，４０Ｂの個数と同数のグループに分けられた複数の端子部と、その配列方向に延びて各端子部につながる短絡部３４とを一体に有する。 - 特許庁

Upon receiving the interruption request signal 18a, the CPU 7 performs interruption processing once and transfers data corresponding to nozzles of lateral 8 bit × longitudinal 1 nozzle array from an image buffer 5C to the head data processing circuit 17 during the interruption processing.例文帳に追加

この割り込み要求信号１８ａを受けてＣＰＵ７は、１回の割り込み処理を行い、この１回の割り込み処理の中で、イメージバッファ５Ｃからヘッドデータ処理回路１７に、横８ビット×縦一ノズル列のノズル数分のデータをすべて転送する。 - 特許庁

An image data counting circuit 26b to which image data signals are input, sets one count when the image data signal is an "ink drop ejection" pattern, and inputs the count number to a driving waveform control part 26c when counting of one nozzle hole array 10Y part is completed.例文帳に追加

画像データカウント回路２６ｂには、画像データ信号が入力され、画像データ信号が“インク滴吐出”パターンである時を１カウントとし、１ノズル孔列１０Ｙ分のカウントが完了したとき、カウント数を駆動波形制御部２６ｃに入力する。 - 特許庁

While a Hi-level FPGA (Field Programmable Gate Array) initialization complete signal output by an FPGA initialization circuit 134 is supplied to a CPU 121, a Low-level FPGA initialization complete signal is supplied to a reset part 126 as a watchdog invalidation signal.例文帳に追加

ＦＰＧＡ初期化回路１３４から出力されるＨｉレベルのＦＰＧＡ初期化完了信号をＣＰＵ１２１に与える一方、ＬｏｗレベルのＦＰＧＡ初期化完了信号をウオッチドッグ無効信号としてリセット部１２６に与える。 - 特許庁

The common input terminal 5 is a terminal connected in common to the plurality of panels 2 provided on the one array substrate 1, and by inputting a signal for driving the circuit of each panel 2, the panels 2 operate simultaneously for a fixed time.例文帳に追加

この共通入力端子５は、１枚のアレイ基板１に設けられている複数のパネル２に共通に接続された端子であり、各パネル２の回路を駆動するための信号を入力することにより、各パネル２は同時に一定時間動作する。 - 特許庁

A sensor array includes a plurality of pixels, first and second video lines and a plurality of intermediate circuits, and each intermediate circuit is electrically connected to a respective pixel from the plurality of pixels and electrically connected to both the first and second video lines.例文帳に追加

センサアレイは、複数の画素と第１および第２ビデオラインと複数の中間回路を備え、中間回路はそれぞれ複数の画素におけるそれぞれの画素に電気的に接続され、第１および第２ビデオラインの両方に電気的に接続される。 - 特許庁

The semiconductor memory device includes the sense amplifier, a plurality of memory cell arrays, a shared MOS transistor for connecting or disconnecting bit lines provided in the sense amplifier and the memory cell array, and a control circuit for controlling the operation of shared MOS transistor.例文帳に追加

半導体記憶装置は、センスアンプと、複数のメモリセルアレイと、センスアンプとメモリセルアレイが備えるビット線間を接続または切断するためのシェアードＭＯＳトランジスタと、シェアードＭＯＳトランジスタの動作を制御するための制御回路とを有する。 - 特許庁

An image pickup apparatus includes a solid-state image pickup device including a plurality of pixels arranged in a two-dimensional array, a circuit necessary for the pixel structure being shared between the pixels of a predetermined number having the same arrangement pattern.例文帳に追加

２次元アレイ状に配列される複数の画素を、画素の配列パターンが同一となる所定の複数個の画素ずつを１組みとした共有画素に対して、画素構成に必要な回路を共有する構成とされた固体撮像素子を備える。 - 特許庁

By inserting one part of the actuator 101 and the driving circuit of the adjacent micro-optical element to the lower part of the micro-optical element 401, the active optical element array whose driving voltage is low and whose individual optical element areas are extremely small is constituted.例文帳に追加

マイクロ光学素子４０１の下部に隣の光学素子のアクチュエータ１０１、及び、駆動回路の一部を挿入する事により、駆動電圧が低く、しかも、個々の光学素子面積が非常に小さい能動型光学素子アレイを構成した。 - 特許庁

In addition to this, the main constituent material of the first circuit board 62 and the main constituent material of the rod lens array 64 are glass-encapsulated epoxy and the main constituent materials have a nearly equal thermal expansion coefficient and a humidity expansion coefficient.例文帳に追加

付言すれば、第１回路基板６２の主たる構成素材およびロッドレンズアレイ６４の主たる構成素材をガラス入りエポキシとし、主たる構成素材同士がほぼ等しい熱膨張係数、湿度膨張係数を有する状態となっている。 - 特許庁

To improve precision in the optical phase delay control in an optical phase delay control device used for an optically controlled beam forming circuit for controlling the excitation amplitude phase of each element antenna in an array antenna, for example, in an optical region.例文帳に追加

例えばアレイアンテナにおける各素子アンテナの励振振幅位相の制御を光領域で行うための光制御型ビーム形成回路に用いる光位相遅延制御装置において、光位相遅延制御の高精度化を目的としている。 - 特許庁

In the semiconductor devices, first and second semiconductor wafers having pixel arrays and logic circuits in respective half-produced states are bonded to each other, and the films of the first semiconductor wafers are made thin, and further, an electric connection is performed between each pixel array and each logic circuit.例文帳に追加

本発明の半導体装置は、それぞれ半製品状態の画素アレイ及びロジック回路を備えた第１及び第２の半導体ウェハの貼り合わせ、第１の半導体ウェハの薄膜化、画素アレイ及びロジック回路間の電気的接続がなされる。 - 特許庁

The method includes: a stage for providing at least one operation command to the microcontroller of the NVM device; and a stage for applying an operation signal to the peripheral circuit of the NVM device, and operating the NVM array on the basis of at least one operation command.例文帳に追加

本方法は、少なくとも１つのオペレーションコマンドを、NVM装置のマイクロコントローラーに提供する段階と、操作信号をNVM装置の周辺回路に適用して、少なくとも１つのオペレーションコマンドに基づいてNVMアレイを操作する段階と、を含んでいる。 - 特許庁

A multiplication array(MA) is divided into divided Wallace tree arrays (DWA-DWD) for executing multiplication by performing tree-shaped addition, and an added result is transmitted from the divided tree arrays to a final addition circuit(FNAD).例文帳に追加

乗算アレイ（ＭＡ）をそれぞれが個々に乗算をツリー状加算を行なうことにより実行する分割ワレスツリーアレイ（ＤＷＡ−ＤＷＤ）に分割し、これらの分割ワレスツリーアレイから最終加算回路（ＦＮＡＤ）に向かって加算結果を伝達する。 - 特許庁

By switching the circuit patterns of two antenna elements ANT1 and ANT2 by using a change-over switch part 2, two antenna systems of diversity antenna and an ESPAR (Electronically Steerable Passive Array Radiator) antenna are formed by utilizing the antenna elements ANT1 and ANT2.例文帳に追加

切替スイッチ部２により２つのアンテナ素子ＡＮＴ１，ＡＮＴ２の回路パター回路パターンを切り替えることで、アンテナ素子ＡＮＴ１，ＡＮＴ２を利用してダイバーシチアンテナと、エスパアンテナという２つの方式のアンテナを形成するようにした。 - 特許庁

The CPU 30 performs serial data communication with the array 22 on the basis of a prescribed communication protocol and is also made to operate according to a program so as to give received data to a control circuit 24 on the basis of the prescribed communication protocol.例文帳に追加

このＣＰＵ３０は、所定の通信プロトコルに基づいてゲートアレイ２２とシリアルデータ通信を行うと共に、受信データを制御回路２４に所定の通信プロトコルに基づいて与えるようにプログラムに従って動作するようになっている。 - 特許庁

When the operation mode is set to an ink save mode by a user, the control circuit 8 carries out the function of forming an image and the function of the maintenance of the recording head 3a by ejecting ink only from the nozzle array N1.例文帳に追加

ユーザにより動作モードがインク節約モードに設定されたときには、制御回路８は、２組のノズル列Ｎ１，Ｎ２のうち一方のノズル列Ｎ１のみからインクを吐出させることにより画像形成機能及び記録ヘッドメンテナンス機能を行う。 - 特許庁

To provide a semiconductor memory structure having a constitution of a memory cell array which can process many input/output data simultaneously in parallel and a redundant relieving circuit which can perform efficiently redundant relieving for the above.例文帳に追加

同時並列に多数の入出力データを取扱うことができるメモリセルアレイの構成と、これに対して効率的に冗長救済を行なうことのできる冗長救済回路とを併せ持つ半導体記憶装置の構成を提供する。 - 特許庁

To provide an E beam system for storing calibration data and using a hyper-parallel array of electron sources assembled by an integrated circuit technology as well as a system for each beam to control individual beams, by using the calibration data.例文帳に追加

較正データを記憶し、その較正データを使用して個々のビームを制御するための各ビーム用のシステムとともに集積回路技法によって組み立てられた電子源の超並列アレイを使用するＥビーム・システムを提供することにある。 - 特許庁

Reference potential precharge of a memory cell array 1 is performed by selecting a bit line BL by turning on a reference potential control transistor SDT in which a gate is connected to the reference potential control line SDAL connected to a control circuit 3.例文帳に追加

メモリセルアレイ１の参照電位プリチャージは、制御回路３に接続される参照電位制御線ＳＤＡＬにゲートが接続される参照電位制御トランジスタＳＤＴのオンすることにより、ビットラインＢＬが選択され、実行される。 - 特許庁

A control circuit 29 measures the transmission rate of each terminal based on the signals received from the antenna elements 21a to 21d, and selects the maximum ratio composing processing or the adaptive array processing according to the transmission rate of each terminal.例文帳に追加

制御回路２９は、アンテナ素子２１ａ〜２１ｄにより受信された信号に基づいて、端末毎の伝送レートを計測するとともに、端末毎の伝送レートに応じて、最大比合成処理及びアダプティブアレイ処理のうち一方を選択する。 - 特許庁

The reference potential precharge of a memory cell array 2 is performed by selecting the bit line BL by turning on a reference potential control transistor SDT in which a gate is connected to the reference potential control line SDBL connected to a control circuit 3.例文帳に追加

メモリセルアレイ２の参照電位プリチャージは、制御回路３に接続される参照電位制御線ＳＤＢＬにゲートが接続される参照電位制御トランジスタＳＤＴのオンすることにより、ビットラインＢＬが選択され、実行される。 - 特許庁

Based on the image Ev', a blood vessel analytic circuit calculates the moving quantity of the image Ev', a galvanometric mirror is rotated with the driving signal of a controller and the photodetecting position of the image Ev' on the CCD array sensor is kept to be constant.例文帳に追加

血管像Ｅｖ’を基に、血管像解析回路で血管像Ｅｖ’の移動量が算出され、コントローラの駆動信号によりガルバノメトリックミラーが回転され、常にＣＣＤアレイセンサ上の血管像Ｅｖ’の受光位置が一定に保たれる。 - 特許庁

A memory 50 is storing inclination information of a line head and a delay circuit 40 sets the delay time for each light emitting element array depending on the inclination information, i.e. the inclination of a light emitting element line against the main scanning direction.例文帳に追加

モリ５０にはラインヘッドの傾斜情報を記憶しており、遅延回路４０は傾斜情報、すなわち発光素子ラインの主走査方向に対する傾斜の度合いに応じて、各発光素子列に対する遅延時間の大きさを設定する。 - 特許庁

Each block of a memory cell array 51 is provided with nonvolatile normal/defective flag storing cells 62 in which a flag for discriminating whether a block is normal or not is recorded, and a normal/defective state discriminating circuit 63 discriminating a normal/defective state of a block based on the flag.例文帳に追加

メモリセルアレイ５１の各ブロックごとに、正常であるか否かを識別するためのフラグを記録した不揮発性の良／不良フラグ記憶セル６２と、上記フラグに基づきブロックの良否を判定する良／不良判定回路６３を設ける。 - 特許庁

Accordingly, in the case where the signal line for transmitting the data is arranged similarly to the bit array of D4 to D0, when breakage or short-circuit occurs in each signal line, the sub-board can't normally receive the start mark 31 and the end mark 35.例文帳に追加

よって、かかるデータを送信する信号線がＤ４〜Ｄ０のビット配列と同様に配列されていれば、各信号線に断線や短絡がある場合、サブ基板ではスタートマーク３１及びエンドマーク３５を正常に受信することができない。 - 特許庁

When a photovoltaic array 10 is constituted of a parallel connection circuit of solar cell modules 15a, or the like, a reverse current preventing diode 4a, or the like, is inserted in series with the + side wiring of a power generation element 2a, or the like, in each solar cell module 15a, or the like.例文帳に追加

太陽電池モジュール１５ａ等により並列接続回路の太陽光アレイ１０を構成する場合、各太陽電池モジュール１５ａ等において発電素子２ａ等の＋側配線と直列に逆流防止ダイオード４ａ等を挿入する。 - 特許庁

The digital detector (22) comprises an array of rows (56) and columns (58) of pixels (54), read out electronic circuits (46, 48), and a scanning electronic circuit that is composed to generate and transmit signals based on radiation impacting the detector.例文帳に追加

ディジタル検出器（２２）は、ピクセル（５４）からなる横列（５６）と縦列（５８）のアレイと、読み出し電子回路（４６、４８）と、検出器にあたる放射線に基づいて信号を発生させ転送するように構成されている走査電子回路とを有している。 - 特許庁

This DRAM drives nodes N28, N29, namely, a pair of bit lines BL, /BL connected to a read-out column selection gate 23 by a power source voltage VDDS for array, and drives a read-out column selection line CSLR by a power source voltage VDDS for a peripheral circuit.例文帳に追加

このＤＲＡＭは、読出列選択ゲート２３に接続されるノードＮ２８，Ｎ２９すなわちビット線対ＢＬ，／ＢＬをアレイ用電源電圧ＶＤＤＳで駆動し、読出列選択線ＣＳＬＲを周辺回路用電源電圧ＶＤＤで駆動する。 - 特許庁

In the memory device having a floating gate type memory cell array transistor, a boosting ratio of a boost voltage-generating circuit is set to be variable so that a value of a boost voltage for driving a word line at the read time is constant in accordance with a level of a source voltage.例文帳に追加

フローティングゲート型のメモリセルアレイトランジスタを有するメモリデバイスにおいて、電源電圧のレベルに応じて読み出し時のワード線駆動用の昇圧電圧値が一定になるように、昇圧電圧発生回路の昇圧比を可変設定する。 - 特許庁

Moire fringes which are formed by light transmitted through a scale from a light source 1 are converted into an electric signal by a light receiving part 2 so as to be supplied to a microcomputer 6 via an amplifier 3, a waveform shaping circuit 4 and a gate array 5, and the high-order absolute value of the scale is detected.例文帳に追加

光源１からスケールを透過する光が形成するモアレ縞を、受光部２によって電気信号に変換し、アンプ３、波形整形回路４、ゲートアレイ５を介してマイコン６に供給し、スケールの上位のアブソリュート値を検出する。 - 特許庁

An error code correcting system consisting of 64 bits data bit and 9 bits check bit with respect to a memory array ARY such as a DRAM is introduced, for instance, and an error correction code circuit ECC according to the above arrangement is disposed adjacent to a sense amplifier column SAA.例文帳に追加

例えば、ＤＲＡＭなどのメモリアレイＡＲＹに対して、６４ビットのデータビットと９ビットのチェックビットからなる誤り符号訂正方式を導入し、これに伴う誤り訂正符号回路ＥＣＣをセンスアンプ列ＳＡＡに隣接して配置する。 - 特許庁