「array circuit」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

To prevent harmful effects caused by overlapping with scanning lines from peripheral circuit parts, regarding an organic EL display where an auxiliary wiring connected to a cathode electrode is formed in an anode layer so as to surround a pixel array section.例文帳に追加

カソード電極と接続される補助配線が画素アレイ部を囲むようにアノード層に形成されている有機ＥＬ表示装置において、周辺回路部からの走査線とのオーバーラップによる弊害を防止する。 - 特許庁

To provide a disk array by which operations such as exchange and increase of a hard disk unit or the like can be performed easily and such a problem is not caused that short circuit defect is caused by contacting a signal cable with a thin case.例文帳に追加

ハードディスクユニットの交換や増設等の作業を容易に行うことができ、信号ケーブルの薄型筐体との接触で短絡障害が発生するような問題を発生させないディスクアレイを提供する。 - 特許庁

This can increase the degree of integration of the semiconductor storage device, as compared with the case in which the driver circuit and the memory cell array are provided on the same plane of the substrate including the single-crystal semiconductor material.例文帳に追加

したがって、単結晶半導体材料を含む基板に駆動回路及びメモリセルアレイを同一平面に設ける場合と比較して、当該半導体記憶装置の集積度を高めることが可能となる。 - 特許庁

In a liquid crystal display device, each pixel circuit that an array substrate 10 includes a pixel electrode 108P connected to a signal line 105a through a switch 104, and an opposite electrode 108.例文帳に追加

本発明の液晶表示装置では、アレイ基板１０が含んでいる各画素回路は、スイッチ１０４を介して信号線１０５ａに接続された画素電極１０８Ｐと対電極１０８Ｃとを含んでいる。 - 特許庁

A maximum signal comparison circuit 111 compares a value for which the pixel value maxC of the pixel of the (b1)-th order among the pixels inside the first array register 101 and a threshold ThB are added with the pixel value P22 of the pixel under consideration.例文帳に追加

最大信号比較回路１１１は、第１配列レジスタ１０１内の画素のうち、第（ｂ１）順位の画素の画素値ｍａｘＣと閾値ＴｈＢを加算した値と注目画素の画素値Ｐ２２を比較する。 - 特許庁

To provide a millimeter wave circuit integrated with an antenna which reduces the frequency deviation, holds the transmission output constant, improves the yield, facilitate the design change and easily makes an array antenna for reducing the noise.例文帳に追加

周波数ズレを低減でき、送信出力を一定に保つことができると共に、歩留まりを向上でき、設計変更が容易にでき、雑音を低減できるアレイアンテナ化が容易なアンテナ一体化ミリ波回路を提供する。 - 特許庁

To provide a light signal processing beam forming circuit which can control the directivity of a microwave radiated from an antenna over a wide range and realize a smaller antenna and to provide a laminate type optical waveguide array used for it.例文帳に追加

アンテナから出射するマイクロ波の指向性を広範囲に制御でき、かつ、アンテナのコンパクト化が可能な光信号処理ビーム形成回路およびそれに用いる積層型光導波路アレーを提供する。 - 特許庁

In a data register (10) latching data of a selected memory cell in a memory array (MAR, MAL), when defect of the latch circuit included in this data register exists, a means for performing defect relieving is provided.例文帳に追加

メモリアレイ（ＭＡＲ，ＭＡＬ）において選択メモリセルのデータをラッチするデータレジスタ（１０）において、このデータレジスタに含まれるラッチ回路の不良が存在する場合その不良救済を行なうための手段を設ける。 - 特許庁

A signal circuit writes signals to a pair of pixels PIX1 and PIX2 which belong to one column of a pixel array part and are simultaneously selected, from a pair of signal lines 1 and 2 assigned to this column to perform display.例文帳に追加

信号回路は、画素アレイ部の一列に属し且つ同時に選択された一対の画素ＰＩＸ１，２に対して当該列に割り当てられた一対の信号線１，２から夫々信号を書込んで表示を行う。 - 特許庁

In response to the reading command and reading address from the outside, the control circuit 120 executes the normal reading operation of data from the nonvolatile memory array 121 and outputs the normal reading data to the outside.例文帳に追加

外部からの読み出しコマンドと読み出しアドレスとに応答して、制御回路１２０は不揮発性メモリアレイ１２１からデータの通常の読み出し動作を実行して、通常読み出しデータを外部へ出力する。 - 特許庁

The ultrasonic probe used in an ultrasound diagnosis is characterized with the plurality of piezoelectric vibrators arranged in an array and a laminated circuit board on which the electrode wiring of the piezoelectric vibrators is formed.例文帳に追加

本発明の超音波プローブは、超音波診断に使用するプローブであって、複数の圧電振動子がアレイ状に配列し、圧電振動子の電極配線を形成した積層基板を備えることを特徴とする。 - 特許庁

The ambient light detection circuit 220 resets pixels 202 in an imaging array and detects a current flowing through photo diodes of the pixels of a selected number when the pixels are reset to decide the ambient light.例文帳に追加

周囲光検出回路２２０は、アレイにおけるピクセル２０２をリセットし、且つ、ピクセルがリセットされているときに、選択された数のピクセルにおけるフォトダイオードを流れる電流を検出することにより、決定してもよい。 - 特許庁

Through a constant voltage circuit 12 comprising a resistance and a shunt regulator composed of a diode array formed by connecting a plurality of diodes in series, a voltage is maintained which is stable against load fluctuation in the display panel 200.例文帳に追加

さらに抵抗と複数のダイオードを直列に接続したダイオードアレイで構成されるシャントレギュレータからなる定電圧回路１２を通して、表示パネル２００内での負荷変動に対して安定した電圧を維持する。 - 特許庁

The embedding process includes insertion of an NVM device and array process steps into an existing logic CMOS process in a way that maintains the CMOS performance, thereby enabling the use of existing circuit libraries.例文帳に追加

埋め込みプロセスは、ＣＭＯＳ性能を維持し、これにより既存の回路ライブラリの使用を可能にするような方法で、ＮＶＭデバイス及びアレイプロセスステップを既存の論理ＣＭＯＳプロセスに挿入する段階を含む。 - 特許庁

CCD outputs OS1, OS2, OS3, and OS4 led out from output amplifiers 20, 21, 22, and 23 are restored to an original one-pixel portion of pixel data and are rearranged in the pixel order of the pixel array 11 by a signal processing circuit in the succeeding stage.例文帳に追加

そして、出力アンプ２０，２１，２２，２３から導出されるＣＣＤ出力ＯＳ１，ＯＤ２，ＯＳ３，ＯＳ４を、後段の信号処理回路で本来の１画素分の画素データに復元しかつ画素列１１の画素配列に並び替える。 - 特許庁

To provide a memory interface control method of an integrated circuit such as an LSI or an FPGA(Field Programmable Gate Array) which can access a memory at an optimum timing by recognizing an access timing suitable for a memory property even if the memory is replaced.例文帳に追加

本発明はＬＳＩやＦＰＧＡ等の集積回路のメモリ・インタフェース制御方式に関し，メモリを置き換えてもメモリの特性に適したアクセス・タイミングを認識して，最適なタイミングでアクセスすることを目的とする。 - 特許庁

A beam control circuit of a UWB array antenna of low cost is realized in which a programmable delay line of 5-6 bits can be applied to the variable delay lines 213-215 for high speed control with no change in transmission spectrum.例文帳に追加

可変遅延線２１３〜２１５は５から６ビットのプログラマブル遅延線が適用でき、高速制御が可能で、送信スペクトルが変化せず、かつ低コストなＵＷＢアレイアンテナのビーム制御回路が実現した。 - 特許庁

The non-volatile semiconductor memory circuit includes a write-in control part in which when input data provided from a memory cell array and the outside are compared with cell data written in the memory cell array and write-in operation is controlled, voltage of the cell data is varied by adjusting respectively voltage distributed in accordance with a level of the input data.例文帳に追加

本発明の不揮発性半導体メモリ回路は、メモリセルアレイ及び外部から提供された入力データ及び該当メモリセルアレイに書き込まれているセルデータを比較して書き込み動作を制御する時、前記入力データのレベルに応じて分配される電圧を異に調整することによって前記セルデータの電圧を可変させる書き込み制御部を備える。 - 特許庁

The display device including the display panel having the first screen area and the second screen area; and a driving circuit controller to supply the first data signal array of the first frame to the first screen area during the first frame period; and to supply the second data signal array of the second frame to the second screen area is provided.例文帳に追加

本発明は、第１画面領域と第２画面領域を有する表示パネルと；第１フレーム期間の間、前記第１画面領域に第１フレームの第１データ信号配列を供給して、前記第２画面領域に第２フレームの第２データ信号配列を供給する駆動回路制御部を含むディスプレー装置を提供する。 - 特許庁

To provide an array substrate capable of optimizing test conditions of a self-test functional circuit, (BISAT)(built in self array test), for every substrate by disposing a dummy pixel area in the vicinity of a display area and arranging a defective dummy pixel therein in order to avoid the erroneous determination or the increase of a measurement time required for test in the substrate created according to an NMOS process.例文帳に追加

NMOSプロセスで作成された基板の場合、誤判定または検査に要する測定時間の増大を回避するために、表示領域近傍にダミー画素領域を設けその中に不良ダミー画素を配置することにより、基板毎に自己検査機能回路（BISAT）の検査条件の最適化をし得るアレイ基板の提供を目的とする。 - 特許庁

The optical wavelength detection means 3 is equipped with an array waveguide grating 31 which separates the transmitted light from the sensor elements 21-2n for each wavelength and an arithmetic circuit 32 which computes a wavelength detected by each of the sensor elements 21-2n based on a signal obtained from separation in the array waveguide grating 31, and the means enables measurement with a high resolution.例文帳に追加

光波長検波手段３は、センサ素子２１〜２ｎからの透過光を波長毎に分波するアレイ導波路格子３１と、このアレイ導波路格子３１で分波された信号に基づいて各センサ素子２１〜２ｎで検出される波長を演算する演算回路３２とを備えており高分解能な測定を可能とする。 - 特許庁

Further, the data collecting chip array comprises a plurality of integrated circuits (66) such as a data collecting chip mounted on at least one printed circuit board (72), and a heat management system (74) adapted to transmit heat between the data collecting chip array and a heat sink assembly in order to control the heat environment of each detector assembly.例文帳に追加

データ収集チップアレイは、少なくとも１つのプリント回路基板（７２）上に実装されたデータ収集チップのような複数の集積回路（６６）と、各検出器組立体の熱環境を制御するためにデータ収集チップアレイとヒート・シンク組立体との間で熱伝達するように適合された熱管理システム（７４）とを更に備える。 - 特許庁

The resistance change memory device has: a cell array in which memory cells which store resistance values set reversibly as data are arranged; a sense amplifier which reads data of a selected memory cell of the cell array; and a voltage generation circuit which generates a voltage pulse for converging a resistance status of the selected memory cell according to data after reading data of the selected memory cell.例文帳に追加

抵抗変化メモリ装置は、可逆的に設定される抵抗値をデータとして記憶するメモリセルが配列されたセルアレイと、前記セルアレイの選択メモリセルのデータを読み出すセンスアンプと、前記選択メモリセルのデータ読み出し後、前記選択メモリセルの抵抗状態を収束させるための電圧パルスをデータに応じて発生する電圧発生回路とを有する。 - 特許庁

The connector is equipped with a contact array and a key to prevent erroneous connection of the second circuit board formed in a position dividing the contacts in the array into a first 17 and a second group 19, and the contacts of the first group are connected to the first wiring patterns 103 while the contacts of the second group are connected to the wiring patterns in the secondary wiring region.例文帳に追加

コネクタは、コンタクト・アレイと、コンタクト・アレイの複数のコンタクトを第１のグループ１７と第２のグループ１９に分割する位置に形成した前記第２の回路基板の誤接続を防止するキー２１とを備え、第１のグループのコンタクトを第１の配線パターン１０３に接続し、第２のグループのコンタクトを二次配線領域内の配線パターンに接続する。 - 特許庁

The optical wavelength multiplexing and demultiplexing circuit includes an array waveguide diffraction grating; an optical splitter; first and second arm waveguides connected to the optical splitter; an optical mode synthesis coupler, connected to the first and the second arm waveguides and optically connected to a slab waveguide of the array waveguide diffraction grating.例文帳に追加

本発明の一実施形態による光波長合分波回路は、アレイ導波路回折格子と、光スプリッタと、光スプリッタに接続された第１および第２のアーム導波路と、第１および第２のアーム導波路に接続された光モード合成カプラであって、アレイ導波路回折格子のスラブ導波路に光学的に接続された光モード合成カプラとを備える。 - 特許庁

The image processing unit 1 includes at least one cell substrate 11 which has on a circuit board a microprocessor, a logic array, a memory device, a connection means for connecting them, and at least one external connection terminal for inputting/outputting an external signal, and has software built in the microprocessor and the logic array determine a processing content of data.例文帳に追加

画像処理ユニット１は、配線基板の上にマイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続する接続手段と外部信号入出力のための少なくとも１つの外部接続端子とを有し、前記マイクロプロセッサ及び前記ロジックアレイに組み込まれるソフトウェアによりデータの処理内容が決定される少なくとも１つのセル基板１１を具備する。 - 特許庁

This device has plural selectors connected to plural data lines through which data read out respectively from plural cell array blocks are transmitted, selecting operation of a selector is controlled by a selector control circuit based on a control clock so that read out data are selected by a selector in order of earliness of read-out timing from cell array blocks being respectively correspondent and outputted.例文帳に追加

複数のセルアレイブロックからそれぞれ読み出されたデータが伝送される複数のデータ線に接続された複数のセレクタを有し、読み出されたデータをそれぞれ対応するセルアレイブロックからの読み出しタイミングが速い順にセレクタで選択して出力するように、制御クロックに基いてセレクタの選択動作をセレクタ制御回路で制御する。 - 特許庁

A control circuit 300 supplies first output image data DO1 via wiring Sp1 to the driver Drk and transmits the data to the other end of the array of the first driver group G1, and supplies the second output image data DO2 via wiring Sp2 to the driver Drk+1, and transmits the data to the other end of the array of the second driver group G2.例文帳に追加

制御回路３００は、配線Ｓｐ1を介して第１出力画像データＤＯ1をドライバＤｒkに供給して第１ドライバ群Ｇ１の配列の他方の端部に向けて伝送するとともに、配線Ｓｐ2を介して第２出力画像データＤＯ2をドライバＤｒk+1に供給して第２ドライバ群Ｇ２の配列の他方の端部に向けて伝送する。 - 特許庁

The integrated circuit 1 with built-in ROM having an error correction function comprises: a terminal 13A outputting data read from a data cell array 11A in a ROM 11 having an error correction function to the outside; and a terminal 13B outputting an error correction code read from an error correction code cell array 11B in the ROM 11 having an error correction function.例文帳に追加

誤り訂正機能付きＲＯＭ内蔵集積回路１は、誤り訂正機能付きＲＯＭ１１のデータセルアレイ１１Ａから読み出したデータを外部へ出力する端子１３Ａと、誤り訂正機能付きＲＯＭ１１の誤り訂正コードセルアレイ１１Ｂから読み出した誤り訂正コードを外部へ出力する端子１３Ｂと、を有する。 - 特許庁

To provide a crimped grid array connector that has a function for reducing a large amount of pressure required for mounting IC package to a socket and elastic electrical contacts by which ball leads of a ball grid array package are not deformed, and an interval for separating the IC package from a printed circuit board is substantially the same as the thickness of a non- conductive support of a connector.例文帳に追加

ＩＣパッケージをソケット中に取付けるのに必要な大量の圧力を減少する機能と、回路基板の接点とボールグリッドアレイパッケージのボールリードを変形しない弾性電気接点を有し、ＩＣパッケージをプリント基板から分離する間隔がコネクタの非導電性支持体の厚さにほぼ等しい圧着式グリッドアレイコネクタの提供。 - 特許庁

First switches 61, 72, and 73 supply the 1st voltage generated by the constant voltage generator circuit 71 to a 2nd bit line disposed close to a 1st bit line, the well where the memory cell array is formed, and the source line of the memory cell array, when reading the memory cell connected to the 1st bit line among the bit lines.例文帳に追加

複数の第１のスイッチ６１，７２，７３は、ビット線のうち第１のビット線に接続されたメモリセルから読み出し動作を行なう場合、第１ビット線に隣接して配置された第２のビット線と、メモリセルアレイが形成されたウェルと、メモリセルアレイのソース線に、定電圧発生回路７１により発生された第１の電圧を供給する。 - 特許庁

This image reader is, at least, provided with the DC/DC power supply 902 supplying the power supply, at least, to one part of the reader, a photodetector array 58 two-dimensionally disposed with photoelectric transducing elements, and a line selector 92 and a read-out circuit 100 for reading signals from the photoelectric transducing elements using a line in the photodetector array 58 as a unit.例文帳に追加

画像読出装置は、当該装置の少なくとも一部に電源を供給するＤＣ／ＤＣ電源９０２と、２次元に光電変換素子が配置された光検出器アレー５８と、光検出器アレー５８における行を単位として、光電変換素子より信号を読み出すためのラインセレクタ９２及び読み出し回路１００を有する。 - 特許庁

An imaging array 100 comprises a plurality of pixels 131, 134 each comprising a photo-diode 112 comprising first and second terminals, a local reset circuit 101 for connecting the first terminal to a column reset line 158 and a buffer circuit 116 for selectively connecting the first terminal to a column bit line 118 in response to a word select signal 121, and a column reset circuit 60.例文帳に追加

イメージングアレイ１００は、第１、第２の端子を備えるフォトダイオード１１２と、第１の端子を列リセットライン１５８に接続するためのローカルリセット回路１０１と、第１の端子をワード選択信号１２１に応じて列ビットライン１１８に選択的に接続するためのバッファ回路１１６とを備える複数のピクセル１３１、１３４と、列リセット回路６０とを備える。 - 特許庁

The failure block detection circuit 10 is activated in the initial stage of test control sequence when batch write test is performed in units of batch erase or write for unit erase of the memory cell array 1 and a control circuit 7 controls interruption of drive voltage supply to a failure memory cell based on the output from the failure block detection circuit 10 in the test sequence thereof.例文帳に追加

不良ブロック検出回路１０は、メモリセルアレイ１の消去単位での一括消去又は書き込み単位での一括書き込みのテストを行う際にそのテスト制御シーケンスの初期に活性化され、制御回路７はそのテストシーケンスにおいて、不良ブロック検出回路１０の検出出力に基づいて不良メモリセルへの駆動電圧供給の停止を制御する。 - 特許庁

This circuit is provided with an internal circuit comprising a memory array which can supply and stop operation voltage selectively through a switch means, when supply and stop of operation voltage by the switch means are controlled by an input circuit receiving the prescribed control signal and memory operation is not performed, super power consumption can be realized by reducing a DC current and a leak current.例文帳に追加

スイッチ手段を介して選択的に動作電圧の供給と停止が可能とされメモリアレイを含んだ内部回路を備え、所定の制御信号を受ける入力回路により上記スイッチ手段による動作電圧の供給と停止を制御してメモリ動作を行わないときに直流電流及びリーク電流の削減によって低消費電力化を実現できる。 - 特許庁

To provide a reconfigurableintegrated circuit, which is capable of flexibly setting the rate of fundamental tile having logic function and the rate of fundamental tile having input and output function, in the reconfigurable integrated circuit of a structure, in which a circuit block having switch matrix, function block and routing wiring, is employed as a fundamental tile while the fundamental tiles are arranged on the substrate in the shape of array.例文帳に追加

スイッチマトリックス、機能ブロック、およびルーティング配線を有する回路ブロックを基本タイルとし、この基本タイルを基板上にアレイ状に配置した構造の再構成可能集積回路において、ロジック機能を有する基本タイルの割合と、入出力機能を有する基本タイルの割合を柔軟に設定することができる再構成可能集積回路を提供する。 - 特許庁

The semiconductor storage device includes: a reference voltage creating circuit 10 for generating a plate voltage to be supplied to a memory cell array; a plate voltage supplying terminal 20 for supplying the plate voltage from the outside; and a switching circuit 30 for switching the supply of the plate voltage from the plate voltage creating circuit and the supply of the plate voltage from the outside through the above plate voltage supplying terminal.例文帳に追加

メモリセルアレイに供給するプレート電圧を発生する基準電圧生成回路１０と、外部からプレート電圧を供給するためのプレート電圧供給端子２０と、前記プレート電圧発生回路からのプレート電圧供給と前記プレート電圧供給端子を通しての外部からのプレート電圧供給を切替える切替回路３０を有する。 - 特許庁

A circuit module, which includes at least one application specific integrated circuit (ASIC) 504 and a plurality of vertical cavity surface-emitting laser (VCSEL) array module 520, is formed by using a standard ceramic or organic multi-chip module (MCM) package substrate 500 , thereby, the element of a high density, having a foot print is attained.例文帳に追加

少なくとも１つの特定用途向け集積回路（ASIC）504及び複数の垂直共振器型面発光レーザ（VCSEL）アレイモジュール520を含む回路モジュールが、標準的なセラミック又は有機マルチチップモジュール（MCM）パッケージ基板500を使用して形成され、その結果として小さなフットプリントを有する高密度の素子が得られる。 - 特許庁

A variable delay circuit 7 provided in the local control circuit 3 is configured by connecting unit delay circuits whose delay value is controlled by a digital value in multi-stages, and produces various control signals supplied to a memory cell array 1 in timing by delaying the reference signal by a prescribed delay value denoted by the digital value of the delay control signal.例文帳に追加

ローカル制御回路３に設けた可変遅延回路７は、遅延値がディジタル値で制御される単位遅延回路を多段に接続して構成され、メモリセルアレイ１に供給する各種の制御信号を、前記基準信号を前記遅延制御信号のディジタル値が示す所定の遅延値だけ遅延したタイミングで生成する。 - 特許庁

The device has a memory cell array 1 including at least one memory cell, an address memory part 8 including address information, an address discriminating circuit 9 discriminating coincidence of an input address and address information in the address memory part and outputting the result, and a writing or erasing voltage generating circuit 4 for the memory cell.例文帳に追加

少なくとも１つのメモリセルを含むメモリセルアレイ１と、アドレス情報を含むアドレス記憶部８と、入力アドレスと前記アドレス記憶部内のアドレス情報との一致を判定しその結果を出力するアドレス判定回路９と、前記メモリセルへの書込み又は消去電圧発生回路４とを有する。 - 特許庁

Digital/analog converters 12 convert orthogonal digital base band signals I/Q from a gate array 11 into analog signals, an orthogonal modulation circuit 13 applies orthogonal modulation to the analog signals, a frequency conversion circuit 16 applies frequency conversion to the modulated signal, a high frequency amplifier 17 amplifies the frequency-converted signal and an antenna 18 transmits the amplified signal.例文帳に追加

ゲートアレイ１１からの直交デジタルベースバンド信号Ｉ／ＱをＤ／Ａ変換回路１２でアナログ変換し、直交変調回路１３で直交変調し、その変調信号を周波数変換回路１６で高周波変調信号に周波数変換し、高周波増幅器１７で増幅してアンテナ１８から送信する。 - 特許庁

In this non-volatile semiconductor memory, a constant current circuit C0 is arranged in parallel to a NMOS diode N5 converting the detected current of an array cell side into voltage, and a constant current circuit C1 is arranged in parallel to a NMOS diode N6 converting the detected current of a reference cell side into voltage.例文帳に追加

本発明の不揮発性半導体記憶装置では、アレイセル側の検出電流を電圧に変換するＮＭＯＳダイオードＮ５と並列に定電流回路Ｃ０を配置し、リファレンスセル側の検出電流を電圧に変換するＮＭＯＳダイオードＮ６と並列に定電流回路Ｃ１を配置する。 - 特許庁

A semiconductor integrated circuit device is composed of memory cell array regions 101 which are arranged in parallel along lateral long sides, two pad regions 102 which are provided with pads disposed in rows and each arranged near short sides, and a peripheral circuit element region 103 located between the two pad regions 102.例文帳に追加

左右両長辺寄りに並行に配置したメモリセルアレイ領域１０１と、この二つのメモリセルアレイ領域１０１の中央部で、且つ上下各短辺側に複数列のパッドを設けた二つのパッド領域１０２と、この二つのパッド領域１０２の中間に配置した周辺回路素子領域１０３とを構成する。 - 特許庁

The phased array antenna has a feed circuit 100 comprising a line conductor 103 and a ground conductor 105 which are arranged in parallel to each other, the ground conductor 105 of the whole feed circuit 100 is constituted in one body, and a notched part 113 or uneven part is provided on the ground conductor 105 in an area of a phase shift line 112.例文帳に追加

互いに平行に配置された線路導体１０３と接地導体１０５とからなる給電回路１００を有し、給電回路１００全体の接地導体１０５を一体に構成し、移相線路１１２領域の接地導体１０５上に切欠き部１１３あるいは凹凸部を設ける。 - 特許庁

Further, a switch 16 is inserted between the memory array 12 and a power source circuit 22, at the time of write-in, power source voltage is supplied to the memory arrays 12, 21 from the power source circuits 13, 22 respectively, at the time of read-out, power source voltage is supplied to the memory arrays 12, 21 from the power source circuit 22.例文帳に追加

さらに、メモリアレイ１２と電源回路２２との間にスイッチ１６を挿入し、書き込み時には、メモリアレイ１２、２１がそれぞれ電源回路１３、２２から電源電圧の供給を受け、読出し時には、メモリアレイ１２、１３共に、電源回路２２から電源電圧の供給を受けるよう構成する。 - 特許庁